CN1992255B - 半导体结构、电熔线及其形成方法 - Google Patents

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Abstract

本发明提供一种半导体结构、电熔线及其形成方法，该半导体结构包括介电层，位于浅沟槽隔离区上，以及接触栓塞，形成于该第一介电层内，由该第一介电层的表面贯穿至该浅沟槽隔离区上，其中该接触栓塞包括中间区，该中间区实质上比两个末端区狭窄，且该接触栓塞完全位于该浅沟槽隔离区上。该接触栓塞形成熔线元件，该半导体结构还包括两个金属线位于在该介电层上，其中两个金属线分别连接到该接触栓塞不同的末端区。本发明的熔线元件及其连接的金属线为金属对金属的接触，其可改善接触并减少接触阻抗，在接触区域较少发生烧坏现象，所以程序化电压及程序化时间较易控制。

Description

半导体结构、电熔线及其形成方法
技术领域
本发明关于半导体结构，特别关于电熔线及其制造方法。
背景技术
在半导体工业中，熔线元件已广泛地使用在集成电路中，例如用来改善制造合格率或制作用户化集成电路。在相同的晶粒上以完全一样或多余的电路取代有缺陷的电路，可使制造合格率明显提升。使用激光束切断的熔线称为激光熔线(1aser fuse)，借由通过电流切断或烧断的熔线，则称为电熔线(electrical fuse)或e-熔线(e-fuse)。
熔线在集成电路的设计中可以选择性地烧断，例如通过足够大的电流以产生电迁移(electromigration)或融熔(melting)，由此产生较具有阻抗的路径或断路。此外，也可使用一个比完全烧断熔线所需电流值低的电流，使得熔线劣化，以增加其电阻，选择性地烧断或劣化熔线的工艺通常称为程序化(programming)。
虽然激光熔线已被广泛地使用，然而其微缩化的能力有限，因为激光束聚焦能力的限制，致使熔线尺寸无法随着其它电子元件等比例地缩小，所以电熔线无法适合先进的纳米集成电路。
常见的电熔线如图1所示，该熔线元件为一个多晶硅线2经由介层窗(via)4连接到金属线6。多晶硅线2经过掺杂后可降低电阻值，施加程序化电流在多晶硅线2上会产生热而形成断路。然而此结构的可靠度不佳，因为多晶硅线2的电阻值是由掺杂浓度决定，其会随着工艺的不同而产生差异，使得程序化电压及程序化时间也需随着改变。
图2A说明另一个电熔线的立体图，其包括多晶硅板12经由钨接触栓塞(tungsten contact plug)14a及14b分别连接到金属线16及18，钨接触栓塞14a的截面积比钨接触栓塞14b小，其作为熔线元件，当程序化电流由一个金属线通过到另一个金属线时，钨接触栓塞14a会被高电流密度烧断。此结构有微缩化受限的问题，为了确保当钨接触栓塞14a烧断时，钨接触栓塞14b仍保持未受损，钨接触栓塞14b必须有明显较大的截面积，例如为钨接触栓塞14a截面积的5倍以上，因此整个熔线结构占据相对较大的晶粒面积。
图2B说明图2A中熔线结构的一种变化例，其中钨接触栓塞14a及14b由长方形的钨接点19取代，其作为熔线元件，多晶硅板12设在钨接点19底下，其主要用来承载钨接点19用而非传送熔断电流。
此结构的问题为钨接点19被热烧断之后形成断路，残留的热会引起钨与多晶硅板12的硅化反应，硅化物的低电阻值路径使得断掉的部分再连接起来，此再连接现象会形成短路或劣化作用(具有相对较高的电阻值，但是没有完全断路)。
因此，业界急需一种具有高可靠度，尺寸可缩小的电熔线，特别是使用在90纳米(nm)或以下的集成电路制造技术。
发明内容
本发明的目的在于提供一种半导体结构、电熔线以及其形成方法。
本发明的半导体结构包括第一介电层，位于浅沟槽隔离区(shallow trenchisolation，STI)上，接触栓塞(contact plug)形成于该第一介电层内，由该第一介电层的表面贯穿至该浅沟槽隔离区上，其中接触栓塞包括实质上比两个末端区狭窄的中间区，且该接触栓塞完全位于该浅沟槽隔离区上，接触栓塞形成熔线元件，电熔线还包括两个金属线位于第二介电层中，且位于第一介电层上，其中两个金属线分别连接到接触栓塞不同的末端区。
根据所述的半导体结构，还包括硅长条，位于该浅沟槽隔绝区上，且与该接触栓塞的长边方向垂直，其中该接触栓塞的中间区在该硅长条之上，且该接触栓塞实质上比该硅长条厚。
根据所述的半导体结构，还包括多个侧壁间隔物，位于该硅长条的侧壁上。
根据所述的半导体结构，还包括保护线，位于该第一介电层中，其中该保护线在该接触栓塞的侧边且平行于该接触栓塞。
根据所述的半导体结构，其中该接触栓塞包括钨。
根据所述的半导体结构，其中该第一介电层直接位于该浅沟槽隔离区上。
根据所述的半导体结构，其中该接触栓塞的两个末端区的宽度比该中间区宽度大1.5倍以上。
本发明还提供一种电熔线，包括：熔线元件，由钨接触栓塞在介电常数小于4.2的低介电常数层间介电层中形成，其中该熔线元件包括实质上比两个末端区狭窄的中间区；浅沟槽隔离区，位于该熔线元件下；以及两个金属线，位于该低介电常数层间介电层上，其中该两个金属线的一部分分别在该熔线元件不同的末端区上，且该熔线元件完全位于该浅沟槽隔离区上。
根据所述的电熔线，还包括一个多晶硅长条，位于该熔线元件的中间区下，其中该多晶硅长条位于该浅沟槽隔离区上。
根据所述的电熔线，包括一个以上相互平行的多晶硅长条。
根据所述的电熔线，还包括两个保护线，位于该熔线元件的两侧。
本发明还提供一种半导体结构的形成方法，包括形成浅沟槽隔离区；形成第一介电层在该浅沟槽隔离区上；形成接触栓塞于该第一介电层内，由该第一介电层的表面贯穿至该浅沟槽隔离区上，其中接触栓塞包括中间区，其实质上比两个末端区狭窄；形成第二介电层在第一介电层上；以及形成两个金属线在第二介电层中，其中两个金属线分别连接到接触栓塞不同的末端区。此方法还包括形成多晶硅长条(polysilicon strip)使得接触栓塞的狭窄部分变得更窄，保护线可在接触栓塞的任一侧边形成以终止由热引起的裂缝。
根据所述的半导体结构的形成方法，还包括在形成该第一介电层的步骤之前，在该浅沟槽隔离区上形成多晶硅长条，其中该接触栓塞的中间区位于该多晶硅长条上，且该接触栓塞实质上比该多晶硅长条厚。
根据所述的半导体结构的形成方法，还包括在该接触栓塞的侧边同时形成保护线。
根据所述的半导体结构的形成方法，其中形成该接触栓塞的两个末端区的宽度比该中间区宽度大1.5倍以上。
本发明具有多项优点，首先，熔线元件及其连接的金属线为金属对金属的接触，其可改善接触并减少接触阻抗，在接触区域发生的压降较小，且在接触区域较少发生烧坏现象，所以程序化电压及程序化时间较易控制；第二，本发明优选实施例可随着集成电路尺寸及操作电压之的减小而缩小；第三，本发明优选实施例完全与现行的集成电路工艺兼容，可使用与其它半导体元件相同的掩膜来形成本发明优选实施例。
本发明优选实施例的优点包括改善可靠度、较高的尺寸缩小能力以及与现行的集成电路工艺完全兼容。
附图说明
为了让本发明的上述目的、特征、及优点能更明显易懂，以下结合所附图式，作详细说明如下：
图1为公知的电熔线，其中多晶硅线作为熔线元件；
图2A为公知的电熔线，其中接触栓塞在多晶硅板上形成作为熔线元件；
图2B为图2A中结构的变化，其中在多晶硅板上形成接触栓塞长条作为熔线元件；
图3A～3C和图4～11说明本发明优选实施例形成的中间过程。
其中，附图标记说明如下：
2             多晶硅线
4             介层窗
6、16、18、38 金属线
12            多晶硅板
14a、14b      接触栓塞
19            接点
20            浅沟槽隔离区(STI)
22            多晶硅长条
23            侧壁间隔物
24、34        介电层
26、28        接触孔
261、301      狭窄部分(中间区)
262、302      较宽区域(末端区)
30            接触栓塞(熔线元件)
32            保护线
36            沟槽
具体实施方式
本发明优选实施例的工艺剖面图、立体图及俯视图如图3至11所示，所有本发明的实施例和附图中，使用相同的参照数字来标示相同的元件，每个附图编号中的字母A或B表示不同的变化或观察角度。
图3A、3B及3C说明在介电绝缘区20上形成多晶硅长条22，介电绝缘区20是形成在半导体衬底上(未图示)，优选为浅沟槽隔离区(STI)，因此也可将介电绝缘区20称为浅沟槽隔离区20。图3A为剖面图，浅沟槽隔离区20优选的形成方法为在半导体衬底形成凹陷，然后用介电材料如二氧化硅填充该凹陷。
多晶硅长条22的形成方法例如可在浅沟槽隔离区20上先形成硅层，再用蚀刻方式移除不需要的部分。条状物22通常为多晶硅，因此称为多晶硅长条22，但也可包括非晶硅。多晶硅长条22最好不进行掺杂，使其具有较高的电阻值，多晶硅长条22的厚度T1优选约为0.1到1.0微米(μm)。
多晶硅长条22的侧壁可进一步由侧壁间隔物23保护，如图3B所示，如此多晶硅长条22可与随后形成的钨接触栓塞隔绝。侧壁间隔物23可经由在多晶硅长条22上形成蚀刻终止层再除去不需要的部分而形成。此外，侧壁间隔物23也可以跟其它侧壁间隔物一起形成，例如栅极电极的侧壁间隔物。另外，侧壁间隔物23可延伸到多晶硅长条22的顶端，将多晶硅长条22与其上层完全隔绝。
图3C说明图3A结构的立体图，虽然在图中只显示一个多晶硅长条22，但在另一实施例中，也可包括一个以上的多晶硅长条22(参阅图11，其为优选实施例的俯视图)，且优选为相互平行。
参阅图4，在浅沟槽隔离区20及多晶硅长条22上形成介电层24，在优选实施例中，介电层24为层间介电层，其优选为介电常数小于4.2的低介电常数材料，介电层24的厚度T2由设计规格和集成电路的需求决定，厚度T2必须大于多晶硅长条22的厚度T1，在优选实施例中，厚度T2优选为小于1.0微米。在另一实施例中，介电层24还包括除了层间介电层以外的其它介电层，例如蚀刻终止层。
图5说明在介电层24中形成接触孔26和28的立体图，在介电层24上形成图案化光致刻蚀剂(未显示)，然后蚀刻介电层24形成接触孔26和28，以露出浅沟槽隔离区20，接触孔28定义出两个接下来形成的保护线的图案，接触孔26定义出接下来形成的接触栓塞的图案，其亦即熔线元件。接触孔26和28最好延伸到介电层24的底部，且经由接触孔26露出多晶硅长条22。
接触孔26为狗骨头形状，其在中间区具有狭窄的部分261以及在末端区具有两个较宽的部分262。在90纳米技术中，接触孔26的狭窄部分261的宽度W1小于约1.0微米，且优选约为0.01微米到0.5微米之间，接触孔26较宽的部分262的宽度W2优选约为0.01微米到10微米之间。为了让电流聚集效应只发生在熔线元件的狭窄部分，而不会影响连接到熔线的金属线，W2与W1优选的比例为大于1.5，接触孔28的宽度W3优选约为0.01微米到10微米之间，其长度L实质上大于或等于接触孔26的中间区狭窄部分261的长度。本领域的技术人员应可了解，W1、W2及W3的宽度与所使用的工艺技术有关，如果集成电路的尺寸缩小，则其宽度也将随之减小。
图6为金属栓塞30和32分别在接触孔26和28中形成后的结构立体图，需注意的是为了可以清楚显示其结构，其中省略了介电层24，虽然金属栓塞30和32优选是由钨制成，但也可以使用铝、铜或其它熟知的替代物及合金。此外，金属栓塞30和32可以为复合结构，包括例如阻挡层和黏着层，例如钛/氮化钛或氮化钽以及其它层，优选的阻挡层及黏着层包括不易于硅化反应的材料。接触栓塞30是作为熔线元件，因此在后文中称为熔线元件30，接触栓塞32则作为保护线32。
当熔线元件30烧断，由烧断熔线元件30的电流产生的热可能会使低介电常数介电层24产生裂缝，保护线32可终止断裂，避免裂缝延伸到其它区域，因此，优选的保护线32必须足够长，以延伸到比裂缝可能发生的区域更远的区域。
形成与熔线元件30连接的连线如图7和8所示，在优选实施例中，使用单镶嵌工艺形成金属线；但在另一实施例中，也可先沉积金属层(如铝)再蚀刻以形成金属线。图7和8为沿着线A-A’(参阅图6)的垂直面的剖面图，在图7中，在介电层24、熔线元件30及保护线32上形成介电层34，介电层34优选为低介电常数介电层，其介电常数低于约3.5，更佳为超低介电常数介电层，其介电常数低于约2.5。接下来形成沟槽36，暴露出到少一部份的熔线元件30，最好是露出302的适当区域，但使301保持覆盖。
参阅图8，在沟槽36中形成金属线38，金属线38的材料优选为铜或铜合金，但其它材料如铝或铝合金也可以使用。在沉积铜或铜合金之前可先在沟槽36中形成扩散阻挡层(未显示)，其材料包括钛、氮化钛、钽、氮化钽或其它替代物。铜的沉积可通过先形成铜晶种或铜合金薄膜，然后在晶种层上沉积铜以填充沟槽36。接下来使用化学机械研磨(CMP)让铜与介电层34的表面平坦化。
经由上述工艺所形成之优选实施例，其立体图及俯视图分别由图9和10所示，其中形成一个多晶硅长条22；在另一实施例中，则形成一个以上的多晶硅长条22，其俯视图如图11所示。
当程序化电压施加在金属线38之间，因为熔线元件30的狭窄部分301具有较小的宽度，所以在狭窄部分301的电流密度较高，多晶硅长条22的存在还降低了狭窄部分301的截面积，且加强电流聚集效应，因此只需要较低的程序化电压与/或较短的程序化时间。在示范性的实施例中，熔线元件30的宽度W1(参阅图5)及厚度T2(参阅图4)分别为0.13微米及0.4微米，当施加1伏特(volt)的程序化电压时，造成约0.01到0.1安培(amps)的程序化电流，通过熔线元件30的狭窄部分301的电流密度约为2安培/微米平方(A/μm2)，假设多晶硅长条22其厚度T1约为0.2微米，在多晶硅长条22上方的熔线区域的电流密度还可增加到约5安培/微米平方(A/μm2)。
本发明优选实施例具有多项优点，首先，熔线元件及其连接的金属线为金属对金属的接触，其可改善接触并减少接触阻抗，在接触区域发生的压降较小，且在接触区域较少发生烧坏现象，所以程序化电压及程序化时间较易控制；第二，本发明优选实施例可随着集成电路尺寸及操作电压的减小而缩小；第三，本发明优选实施例完全与现行的集成电路工艺兼容，可使用与其它半导体元件相同的掩膜来形成本发明优选实施例。
虽然本发明已揭示优选实施例如上，然其并非用以限定本发明，任何本领域的技术人员在不脱离本发明的精神和范围内，可做些许更动与润饰，因此本发明的保护范围应当以后面所附的权利要求所界定为准。

Claims (12)

1.一种半导体结构，包含：
浅沟槽隔离区；
第一介电层，位于该浅沟槽隔离区上；
接触栓塞，形成于该第一介电层内，由该第一介电层的表面贯穿至该浅沟槽隔离区上，该接触拴塞的表面为一平坦的表面，且与该第一介电层的表面齐平，其中该接触栓塞包括中间区以及两个末端区，该中间区比该两个末端区狭窄，且该接触栓塞完全位于该浅沟槽隔离区上；
硅长条，位于该浅沟槽隔离区上，且与该接触栓塞的长边方向垂直，其中该接触栓塞的中间区在该硅长条之上，且该接触栓塞比该硅长条厚；以及
两个金属线，位于第二介电层中，该第二介电层位于该第一介电层上，其中该两个金属线分别连接到该接触栓塞的两个末端区。
2.如权利要求1所述的半导体结构，还包括多个侧壁间隔物，位于该硅长条的侧壁上。
3.如权利要求1所述的半导体结构，还包括保护线，位于该第一介电层中，其中该保护线在该接触栓塞的侧边且平行于该接触栓塞。
4.如权利要求1所述的半导体结构，其中该接触栓塞包括钨。
5.如权利要求1所述的半导体结构，其中该第一介电层直接位于该浅沟槽隔离区上。
6.如权利要求1所述的半导体结构，其中该接触栓塞的两个末端区的宽度比该中间区宽度大1.5倍以上。
7.一种电熔线，包含：
熔线元件，由钨接触栓塞在介电常数小于4.2的低介电常数层间介电层中形成，该钨接触拴塞的表面为一平坦的表面，且与该低介电常数层间介电层的表面齐平，其中该熔线元件包括比两个末端区狭窄的中间区；
浅沟槽隔离区，位于该熔线元件下；
多晶硅长条，位于该熔线元件的中间区下，其中该多晶硅长条位于该浅沟槽隔离区上；以及
两个金属线，位于该低介电常数层间介电层上，其中该两个金属线的一部分分别在该熔线元件不同的末端区上，且该熔线元件完全位于该浅沟槽隔离区上。
8.如权利要求7所述的电熔线，包括一个以上相互平行的多晶硅长条。
9.如权利要求7所述的电熔线，还包括两个保护线，位于该熔线元件的两侧。
10.一种半导体结构的形成方法，包含：
形成浅沟槽隔离区；
在该浅沟槽隔离区上形成多晶硅长条；
形成第一介电层在该浅沟槽隔离区上；
形成接触栓塞于该第一介电层内，由该第一介电层的表面贯穿至该浅沟槽隔离区上，该接触拴塞的表面为一平坦的表面，且与该第一介电层的表面齐平，其中该接触栓塞包括比两个末端区狭窄的中间区，且其中该接触栓塞的中间区在该多晶硅长条上，且该接触栓塞较该多晶硅长条厚；
形成第二介电层在该第一介电层上；
形成两个金属线在该第二介电层中，其中该两个金属线分别连接到该接触栓塞不同的末端区。
11.如权利要求10所述的半导体结构的形成方法，还包括在该接触栓塞的侧边同时形成保护线。
12.如权利要求10所述的半导体结构的形成方法，其中形成该接触栓塞的两个末端区的宽度比该中间区宽度大1.5倍以上。
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