CN1956162A - 元件衬底的制造方法及衬底保持装置 - Google Patents

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Abstract

在对会因电荷而产生不良的衬底实施预定处理的工序中，防止该衬底带电，并且进行控制使得在从该衬底除去电荷时流动的电流不超过预定值，结果能提高制造的器件的成品率。本发明的衬底保持装置具有保持衬底201的卡盘101和支撑卡盘101的旋转轴104，用105Ωcm～1010Ωcm的电阻率值的材料形成卡盘101的和衬底201的接触部中电阻率值最低的部分，该电阻率值最低的部分通过旋转轴104接地。

Description

元件衬底的制造方法及衬底保持装置
技术领域
本发明涉及元件衬底的制造方法及衬底保持装置。
背景技术
近几年，半导体装置及液晶显示装置等的制造中使用绝缘性的玻璃(glass)衬底，在该衬底上形成TFT(Thin Film Transistor：薄膜晶体管)等电子器件(device)。在衬底上形成电子器件时，例如，使用光刻法(photolithographic method)。在光刻法中，例如，用湿法蚀刻(wet etching)进行构图(patterning)。
在湿法蚀刻工序中，在图形(pattern)形成的预定薄膜上形成保护膜(抗蚀剂(resist))。而且，用酸等的药液除去没有保护膜的地方。然后，用冲洗(rinse)液充分除掉多余的酸。这种冲洗液主要使用纯水。即，为了洗去衬底上的药液而进行水洗。衬底上形成的电子器件，往往层叠多个层而构成。因而，要用上述的光刻法进行多次构图，与其相应，要用冲洗液进行多次水洗。这时，由于绝缘性的玻璃衬底和绝缘性的纯水的摩擦，产生静电。有因这种产生的电荷而使在衬底上形成的电子器件发生静电破坏的问题。
以前，作为解决这样的问题的方法，例如，在专利文献1中提出了在纯水中导入二氧化碳(carbon dioxide gas)等，以使其电阻率值下降的技术。此外，在专利文献2中提出了用导电性材料构成保持衬底的卡盘(chuck)，通过该卡盘使衬底上带电的电荷放电的技术。进而，在专利文献3中，通过调整使得保持衬底的卡盘的表面电阻值和电阻率值(文献中的体积固有电阻值)成为预定的范围，从而防止静电破坏、和使用中粉尘等的附着。
【专利文献1】特开平9-1093号公报
【专利文献2】特开2003-92343号公报
【专利文献3】特开2000-195932号公报
如专利文献1公开的那样，为了在纯水中导入二氧化碳等，必须改良纯水供给设备，这需要高额的成本(cost)。而且，需要控制纯水的电阻率值，存在所谓发生工艺方法(process)管理上的限制的问题。而且，在照相制版的显影工序中，显影处理后的纯水冲洗液使用导入了二氧化碳的纯水，这会使显影液的碱(alkalis)浓度急剧下降。因此，会产生抗蚀剂的残渣，存在成为图形不良原因的问题。
在使用专利文献2公开的方法时，由于用导电性材料形成卡盘，所以有在衬底上带电的电荷顺着卡盘急剧放电的情况。存在所谓因该放电时流动的电流破坏在衬底上形成的电子器件的问题。此外，专利文献3公开的卡盘，由于电阻率值太低，同样也存在衬底上带电的电荷顺着卡盘急剧放电的情况。
发明内容
本发明是以上述情况为背景而研制的，其目的在于，在对会因电荷而产生不良的衬底实施预定处理的工序中，抑制该衬底的带电，并且进行控制使得在从该衬底除去电荷时流动的电流不超过预定值，结果能提高制造的器件的成品率。
本发明的衬底保持装置具有保持衬底的卡盘和支撑上述卡盘的卡盘支撑构件，用105Ωcm～1010Ωcm电阻率值的材料形成上述卡盘的和上述衬底的接触部中电阻率值最低的部分，上述电阻率值最低的部分通过上述卡盘支撑构件接地。因此，在对因电荷而发生不良的衬底实施预定的处理的工序中，能防止该衬底带电，并且能进行控制使得在从该衬底除去电荷时流动的电流不超过预定值。因而，结果能谋求提高制造的器件的成品率。
这里，上述电阻率值最低的部分，最好用在绝缘性材料中混合了碳纳米管(carbon nano tube)的材料形成。因此，能用绝缘性材料中混合的碳纳米管的混合比率调整电阻率。而且，由于是碳纳米管，所以能用少的混合比实现希望的电阻率。
而且，最好是上述碳纳米管的纤维排列在大致一个方向上，上述电阻率值最低的部分具有电的各向异性。因此，能仅在必要的方向形成电流通路(path)，能使在绝缘性材料中混合的碳纳米管的比率更少。
最好是上述绝缘性材料用以聚碳酸酯(polycarbonate)、氟(fluorine)树脂及氯乙烯(vinyl chloride)中的至少1种以上为主成分的材料形成。若是聚碳酸酯，则能容易混合碳纳米管。若是氟树脂，则能在用上述卡盘保持玻璃衬底的情况下抑制带电。若是氯乙烯，则能容易加工。
而且，最好是上述支撑部在上述卡盘的和衬底保持面相反侧的面支撑上述卡盘，在上述电阻率值最低的部分中，与上述衬底平行的方向的电阻率值比与上述衬底垂直的方向的电阻率值大。因此，衬底沿着卡盘与导电性构件电连接，并且可使卡盘和与其侧面抵接的其他构件绝缘。
本发明的元件衬底的制造方法是在该衬底上形成有电子元件的元件衬底的制造方法，通过卡盘保持上述衬底，以便对衬底的带电电荷除电，其中该卡盘用和上述衬底的接触部中电阻率值最低的部分是105Ωcm～1010Ωcm的电阻率值的材料形成，在用上述卡盘保持上述衬底的状态下处理该衬底。因此，在对会因电荷而发生不良的衬底实施预定处理的工序中，能防止该衬底带电，并且能进行控制使得在从该衬底除去电荷时流动的电流不超过预定值，结果能提高制造的器件的成品率。
这里，上述电阻率值最低的部分，最好用在绝缘性材料中混合碳纳米管的材料形成。因此，能用绝缘性材料中混合的碳纳米管的混合比率调整电阻率。而且，由于是碳纳米管，所以能用少的混合比实现希望的电阻率。
而且，最好是上述碳纳米管的纤维排列在大致一个方向上，上述电阻率值最低的部分具有电的各向异性。因此，能仅在必要的方向形成电流通路，能使在绝缘性材料中混合的碳纳米管的比率更少。
而且，上述衬底是绝缘性衬底，在用上述卡盘保持上述衬底的状态下，能用纯水洗净该衬底。因此，能避免使用纯水以外作为洗净液时的不良情况，能合适地除去因绝缘性衬底和绝缘性的纯水的摩擦而产生的电荷。
导电性构件在上述卡盘的和衬底保持面相反侧的面保持上述卡盘，对上述衬底的带电电荷通过上述导电性构件进行除电，在上述电阻率值最低的部分，最好使与上述衬底平行的方向的电阻率值比与上述衬底垂直的方向的电阻率值大。因此，衬底沿着卡盘与导电性构件电连接，并且可使卡盘和与其侧面抵接的其他构件绝缘。
通过本发明，在对会因电荷而发生不良的衬底实施预定处理的工序中，能防止该衬底的带电，并且能进行控制使得在从该衬底除去电荷时流动的电流不超过预定值，结果能提高制造的器件的成品率。
附图说明
图1是本发明实施方式的液晶面板的示意剖面图。
图2是本发明实施方式的卡盘的示意平面图。
图3是本发明实施方式的卡盘及衬底处理装置的示意剖面图。
图4是示意地表示在本发明实施方式的卡盘中混合的物质的状态的图。
图5是表示电阻率值相对于本发明实施方式的卡盘中的聚碳酸酯所含有的碳纳米管及石墨粉末的含有量的曲线图。
图6是示意地表示本发明实施方式的静电带电量测定装置的图。
图7是示意地表示在本发明实施方式的卡盘中混合的物质的状态的图。
具体实施方式
实施方式1
以下，说明能应用本发明的实施方式。为了说明的明确化，对以下的记载及附图进行适当省略及简化。在各附图中，同一要素附加同一符号，根据需要省略重复说明。对于以下的实施方式，在液晶显示装置的制造工序中，以制造在绝缘性的玻璃衬底上形成TFT元件和像素电极等的阵列(array)衬底的工序为例进行说明。首先，用图1说明液晶面板(panel)的整体结构。
图1作为液晶显示装置的一例是表示TN(Twisted Nematic：扭转向列)型(type)的有源矩阵(active matrix)液晶面板200的结构的示意剖面图。在以下的说明中，以有源矩阵、TN型的液晶显示装置为例进行说明，但本发明也能应用于IPS(In-Plane Switching：板内切换)型和无源(passive)驱动的液晶面板。如图1所示，液晶面板200具有TFT(Thin Film Transistor：薄膜晶体管)阵列衬底201、对置衬底202、液晶203、TFT204、像素电极205、公共(common)电极206、滤色片(color filter)207、黑矩阵(black matrix)208及取向膜209。TFT204具有栅(gate)电极204a、源(source)电极204b及漏(drain)电极204c。本实施方式特征在于具有如下工序，在图1所示的液晶面板制造方法中，在TFT阵列衬底201上形成TFT204和像素电极205等。
液晶面板200具有TFT阵列衬底201和与TFT阵列衬底201对置配置的对置衬底202。而且，具有在和粘合这两衬底的未图示的密封(sealing)材料之间的空间封入液晶203的结构。TFT阵列衬底201是有透明性的绝缘性衬底，例如，使用玻璃衬底。在TFT阵列衬底201上，沿相互正交的方向形成未图示的栅极线(扫描线)及源极线(信号线)。在栅极线和源极线的交叉点附近设置TFT204。在栅极线和源极线之间有形成为矩阵(matrix)状的多个像素电极205。TFT204的栅电极204a与栅极线连接，源电极204b与源极线连接，漏电极204c与像素电极205连接。
另外，在对置衬底202上形成公共电极206及R(红)、G(绿)、B(蓝)的滤色片207、黑矩阵208。公共电极206是与像素电极205对置地在对置衬底202的大致整个表面形成的短形状的透明衬底。作为公共电极206，使用ITO(Indium Tin Oxide：氧化铟锡)等的透明导电膜。TFT阵列衬底201和对置衬底202之间，用未图示的小球(bead)衬垫(spacer)、柱状衬垫等维持成预定的间隔。
在TFT阵列衬底201和对置衬底202对置的面分别形成沿预定方向取向的取向膜209。TFT阵列衬底201和对置衬底202用未图示的框架状的密封材料粘合。在由TFT阵列衬底201、对置衬底202和密封材料形成的空间中封入液晶203。被这两块衬底夹持的液晶203由在各自的衬底上设置的取向膜209沿预定方向取向。通过摩擦(rubbing)在TFT阵列衬底201和对置衬底202上形成的取向膜209表面，从而提供上述那样的取向膜209的液晶取向功能。
通过在TFT阵列衬底201上对导电层和绝缘层等进行构图并进行层叠，从而进行上述那样的液晶面板200中的TFT204和像素电极205等的形成。在各层的构图工序中使用光刻法。在光刻法中进行例如湿法蚀刻构图。而且，然后，继续进行用冲洗液洗掉蚀刻(etching)所使用的药液的洗净工序。冲洗液主要用纯水。本实施方式的特征在于，卡盘至少在上述洗净工序中保持TFT阵列衬底201。
接着，说明TFT阵列衬底201面上的洗净工序。图2是表示在洗净工序中保持TFT阵列衬底201的卡盘101的衬底保持面的平面图。在图2中，由卡盘101保持的TFT阵列衬底201用虚线表示。图3表示图2所示的卡盘101的X-X部的剖面形状和使用该卡盘101的衬底处理装置100。本实施方式的卡盘101具有槽102、吸气口103及配管105。在卡盘101的衬底保持面上形成槽102。在槽102的内部形成吸气口103。配管105在卡盘101内部被连接成一个，作为真空排气用而使用。
而且，如图3所示，本实施方式的衬底处理装置100具有卡盘101、旋转轴104、喷嘴(nozzle)108、纯水供给装置109、旋转驱动装置110及真空吸引装置111。旋转轴104与卡盘101的和衬底保持面相反侧的面的中央连接。喷嘴108向被卡盘101保持的TFT阵列衬底201的衬底面供给用于洗净的纯水。从纯水供给装置109向喷嘴108供给纯水。旋转驱动装置110对旋转轴104进行旋转驱动。用真空吸引装置111对配管105内部进行真空吸引。
卡盘101其衬底保持面的形状是圆形，具有有预定厚度的圆盘状或圆柱状的形状。卡盘101主材料是聚碳酸酯，混合有针状的碳纳米管。碳纳米管在聚碳酸酯内部成为电流通路，能使卡盘101的电阻率值下降。因此，能沿卡盘101除去因和纯水的摩擦而在TFT阵列衬底201上产生的静电。在碳纳米管内部，由于碳纳米管的纤维方向是随机(random)的，所以卡盘101作为整体成为电各向同性的构件。
在卡盘101的衬底保持面上形成多个同心圆状的槽102。在本实施方式中，以同心圆状形成大小2个槽102。而且，在槽102的内部以预定的间隔形成多个吸气口103。每个吸气口103和卡盘101内部的配管105连接。和各吸气口103连接的配管105在卡盘101内部连接成1个。在卡盘101内部连接的配管105与设置在卡盘101的和衬底保持面相反侧的面的中央的开口部106连接。
在卡盘101的和衬底保持面相反侧的面的中央设置旋转轴104。换句话说，卡盘101由旋转轴104支撑。旋转轴104是圆筒状构件，被设置成其圆筒轴和TFT阵列衬底201的衬底保持面垂直。旋转轴104内部的空腔和开口部106连接，因此旋转轴104内部的空腔和配管105连接。旋转轴104内部的空腔在和卡盘101相反侧的端部成为排气口107。因而，为了从排气口107对配管105内部进行真空吸引，保持充分的气密性地连接开口部106和旋转轴104内部的空腔。
旋转轴104用电阻率值和卡盘101相同或比卡盘101低的坯料形成。而且，在旋转轴104上连接旋转驱动装置110，在排气口107上连接真空吸引装置111。因此，旋转轴104成为接地状态。即，在TFT阵列衬底201上带电的电荷沿卡盘101和旋转轴104放电。还有，卡盘101和旋转轴104不必须是分开的构件，只要有上述结构，也可以成形为一体。
通过旋转驱动装置110使旋转轴104旋转而使卡盘101旋转，并使卡盘101上保持的TFT阵列衬底201旋转。因此，洗净了TFT阵列衬底201上的纯水被甩开，以对TFT阵列衬底201进行旋转(spin)干燥。这样，由于卡盘101也作为旋转器(spinner)卡盘使用，所以，最好用圆盘状或圆筒状形成。
在卡盘101的形成有槽102的面上放置了TFT阵列衬底201的状态下，用真空吸引装置111从排气口107进行真空吸引。因此，通过配管105和吸气口103，TFT阵列衬底201被槽102吸附。即，由卡盘101保持TFT阵列衬底201。
喷嘴108设置在卡盘101的衬底保持面侧。喷嘴108和纯水供给装置109连接，从纯水供给装置109向喷嘴108供给纯水。喷嘴108将从纯水供给装置109供给的纯水提供给由卡盘101保持的TFT阵列衬底201表面，洗净衬底面。
这时，由于绝缘性的TFT阵列衬底201和纯水的摩擦而产生静电。但是，由于TFT阵列衬底201被卡盘101保持，所以，在TFT阵列衬底201上产生的电荷沿着卡盘101放电，而不使TFT阵列衬底201上带电。以下，说明卡盘101引起的TFT阵列衬底201上的电荷的除电。
卡盘101的电阻率值是105Ωcm以上1010Ωcm以下。在用电阻率值小于105Ωcm的材料形成卡盘101的情况下，在卡盘101表面或卡盘101内部的电荷的移动太快。因此，在TFT阵列衬底201上带电的电荷沿卡盘101急剧放电。这时，大的电流在TFT阵列衬底201上流动。存在因该电流而破坏在TFT阵列衬底201上形成的电子器件的情况，所以不优选。
在用电阻率值比1010Ωcm高的材料形成卡盘101的情况下，在卡盘101表面或卡盘101内部电荷几乎不移动。因此，TFT阵列衬底201上带电的电荷不放电，TFT阵列衬底201仍然带电。根据TFT阵列衬底201上的电荷分布，电荷从电压高的部分向低的部分移动而流过电流。存在因该电流而破坏在TFT阵列衬底201上形成的电子器件的情况，所以不优选。
若卡盘101的电阻率值是105Ωcm以上1010Ωcm以下，则在卡盘101表面或卡盘101内部电荷慢慢移动。因此，由于TFT阵列衬底201上带电的电荷缓慢放电，所以，TFT阵列衬底201上没有大电流流动。因而，能防止在TFT阵列衬底201上形成的电子器件的破坏。对于卡盘101的电阻率值来说，通过调整在作为主材料的聚碳酸酯中混合的碳纳米管的混合比、即碳纳米管对聚碳酸酯的重量比率，由此，能调整到希望的值。
通过如本实施方式那样使用沿卡盘101除去电荷的结构，从而只要TFT阵列衬底201被卡盘101保持，就始终能得到衬底上产生的电荷的除电效果，能防止衬底带电。虽然从卡盘101剥离衬底时衬底的带电量(剥离带电)较大，但若是本实施方式的卡盘101，则产生的电荷就会瞬时传导到卡盘101上而被除电。因而，也能抑制在从卡盘101剥离TFT阵列衬底201时衬底的带电。
此外，卡盘101的主材料除了聚碳酸酯外，例如，也能使用特富龙(Teflon)(注册商标)等氟树脂和氯乙烯等绝缘性树脂。聚碳酸酯容易混合碳纳米管。在特富龙(注册商标)和玻璃接触时带电少。氯乙烯廉价、加工性良好。这样，由于这些材料各自有优点，故可以适宜选择。为了在主材料内部形成电流通路，混合的材料除了碳纳米管外，例如，也能使用石墨(graphite)和碳化硅(carborundum)等导电性碳化物。由于混合导电性碳化物而形成通路，能使电阻率值下降。通过调整其混合比，能将电阻率值调整在适宜的范围内。
这里，在对主材料混合粒状的导电性碳化物的情况下，成为电流通路的是各自的粒子。如图4(a)所示，粒状的导电性碳化物分散在主材料中。为了形成电流通路而使整体的电阻率值下降，对于主材料，需要较多的导电性碳化物。与此相比，碳纳米管的分子如图4(b)所示，有细长纤维状的结构，这种纤维成为电流通路。因而，用比混合粒状的物质而形成电流通路的情况少的添加量也能使电阻率值下降。
图5表示在聚碳酸酯中混合碳纳米管的情况与混合石墨粉末的情况的、混合比(重量％)和电阻率值变化的一例。照上述说明的那样，碳纳米管的纤维方向是随机的，含有碳纳米管的聚碳酸酯是电各向同性的构件。如图5的曲线图表示可知，为了把聚碳酸酯的电阻率值设为从105Ωcm到1010Ωcm的范围，对于石墨粉末，大约需要24～28重量％的比率，与此相比，对于碳纳米管，可以是大约10～15重量％比率。还有，对于主材料合适的导电性碳化物的混合比不限于上述的重量比的范围，实际已混合的材料的电阻率值能用从105Ωcm到成为1010Ωcm时的比率来规定。
在TFT阵列衬底201上进行用湿法蚀刻的电子器件的构图后，用上述衬底处理装置100实施衬底面的纯水冲洗洗净及旋转干燥。然后，测定处理后的TFT阵列衬底201的静电带电量时，带电量是大约数十V(伏(volt))。在TFT阵列衬底上形成的电子器件不产生静电破坏的问题。这里使用的卡盘101的电阻率值是107Ωcm。
图6表示上述所用的静电带电量的测定方法。TFT阵列衬底201在上述洗净处理后，迅速地被设置在静电测定装置300上。TFT阵列衬底201通过在成为接地电位的接地面301的表面上设置多个非导电性衬垫302，一边极力使抵接面积变小，一边以从接地面301均等地离开1mm的状态配置。而且，用静电测定传感器(sensor)303和电压计304测定TFT阵列衬底201表面的静电带电量。
作为比较例，用和图6所示的方法同样的方法，测定用以前通常使用的PPS(Poly Phenylene Sulfide：聚苯硫醚)制的卡盘101对TFT阵列衬底201进行洗净处理后的静电带电量。比较例是600～1kV。这时在衬底上形成的电子器件中产生静电破坏。这样，使用本实施方式的衬底处理后的TFT阵列衬底201的带电量和以前的比较例比较，降低到十分之一以下。此外，在衬底上形成的电子器件中也未看到产生静电破坏，从而明确看到了本实施方式的除电效果。
这样，通过在TFT阵列衬底201的洗净工序中对保持该衬底的卡盘使用本实施方式的卡盘101，从而能通过卡盘除去衬底上带电的电荷。此外，这时能使在TFT阵列衬底201上流动的电流成为不破坏在衬底上形成的电子器件程度的电流。因而，能防止在衬底上形成的电子器件的静电破坏，提高成品率。
此外，在上述说明中，设卡盘101整体的电阻率值为105Ωcm以上1010Ωcm以下进行说明。即，最好是用有上述电阻率值的1种材料成形卡盘101整体。因此，能将卡盘101作为1个构件成形。但是，用具有上述电阻率值的构件保持TFT阵列衬底201，通过该构件接地也能得到和上述同样的效果。因而，若卡盘101的和TFT阵列衬底201接触的接触部的电阻率值是105Ωcm以上1010Ωcm以下，则能得到和上述同样的效果。例如，若用具有1010Ωcm以下的电阻率值的其他材料形成卡盘101的衬底相反侧的一部分，卡盘101通过该部位接地，则也能得到和上述同样的效果。
并且，不是必须使该卡盘101和TFT阵列衬底201的接触部的全部具有105Ωcm以上1010Ωcm以下的电阻率值，只要该接触部中电阻率值最低的部分是105Ωcm以上1010Ωcm以下的电阻率值即可。因此，由于TFT阵列衬底201的带电电荷在卡盘101的衬底保持面主要沿105Ωcm以上1010Ωcm以下的电阻率值的部分被除电，所以，能得到和上述同样的效果。例如，能用电阻率值比1010Ωcm大的绝缘材料形成卡盘101的外周部，用105Ωcm以上1010Ωcm以下的材料仅形成中央部。
在上述说明中，说明了卡盘101被旋转轴104支撑并作为旋转卡盘使用的例子，但卡盘101不一定必须是旋转卡盘。即，也可以不是旋转轴104，而是只用支撑卡盘101的支撑构件支撑卡盘101。这时，支撑卡盘101的支撑构件用电阻率值和卡盘101相同或比卡盘101低的坯料形成，若该支撑构件接地，则也能得到和上述同样的效果。即，最好是支撑构件用导体形成。而且，若该支撑构件是筒状构件，其内部的空腔和开口部106连接，则能用真空吸引装置111对配管105内部进行真空吸引。
实施方式2
在本实施方式中，说明在作为卡盘101的主材料的绝缘性树脂中混合碳纳米管时使该混合方式具有特征的例子和使卡盘101的电阻率值具有特征的例子。对于附以和实施方式1同样的符号的结构，表示和实施方式1相同或相当部分，省略说明。
图7是示意表示作为卡盘101的主材料的聚碳酸酯中的碳纳米管分子状态的图。如图所示，在聚碳酸酯中碳纳米管分子大致排列在同一方向上。因此，卡盘101具有各向异性，在碳纳米管排列方向(低电阻方向)上电流容易流动，在其他方向电流难以流动。
参照图3，在TFT阵列衬底201上产生的电荷沿着卡盘101和旋转轴104，被作为接地点的旋转驱动装置110或真空吸引装置111除电。即，在卡盘101上，若电荷至少能从衬底保持面到相反侧的面上形成的旋转轴104之间移动，则就能除电。也就是说，可以至少能沿着大致垂直于卡盘101的衬底保持面的方向移动。因而，在卡盘101的内部，在平行于衬底保持面的方向形成的电流通路成为无意义的电流通路。也就是说，为了形成这种电流通路而用的碳纳米管等导电性碳化物变成无用。
因而，利用由图7所示的碳纳米管的排列引起的各向异性，在卡盘101中仅在大致垂直于衬底保持面的方向形成电流通路。因此，更能进一步降低对卡盘101的主材料是必要的碳纳米管的量。碳纳米管由于是高价的，因此能降低卡盘101的成本(cost reduction)。这里，在卡盘101中排列所混合的碳纳米管而具有各向异性的情况下，碳纳米管进行排列，成为电流通路的方向、即成为最低电阻的方向的电阻率值为105Ωcm以上1010Ωcm以下。因此，能原封不动保持在实施方式1说明的效果，降低必要的碳纳米管的量。
在图3中，为了除电，卡盘101必须和旋转轴104导通。即，在卡盘101的衬底保持面和其相反侧的面(图3中的下面)之间必须形成电流通路。与此相比，在必须使与卡盘101的侧面抵接的其他构件和卡盘101绝缘的情况下，利用图7所示的各向异性。因此，能在从卡盘101的衬底保持面到相反侧的面之间形成电流通路，使卡盘101的侧面和与该侧面抵接的构件绝缘。
在上述的说明中，通过排列碳纳米管使卡盘101具有各向异性。由于能用碳纳米管的纤维排列实现电的各向异性，所以卡盘101最好使用在绝缘性材料中混合了碳纳米管的材料。但是，也能用其他方法使卡盘101有各向异性。因此，能一边使卡盘101接地，一边使卡盘101和与其抵接的其他构件绝缘。如在实施方式1说明的那样，通过使卡盘101的和TFT阵列衬底201的接触部或仅使接触部中的电阻率值最低部分具有各向异性，从而也能得到上述那样的效果。
在上述的说明中，如图3所示，由于以在衬底的相反侧支撑卡盘101并接地的情况为例，所以最好具有电的各向异性并使垂直于衬底的方向成为低电阻。但是，不一定限于在衬底的相反侧支撑卡盘101并接地。因而，可根据被卡盘101保持的衬底和支撑卡盘101的构件的位置关系，适宜选择卡盘101的电各向异性的方向。
以上的说明对本发明的实施方式进行了说明，但本发明不限定于上述的实施方式。只要是本领域的普通技术人员，就能在本发明的范围内容易地变更、追加、变换上述实施方式的各要素。例如，在上述的说明中，以光刻法中的湿法蚀刻后的洗净工序为例进行了说明。但是，不限于此，由于只要是用纯水洗净绝缘性衬底的工序，就会产生和上述说明同样的课题，所以通过应用本发明就能解决该课题。作为绝缘性衬底的其他例子，除了说明过的玻璃衬底外，例如也可以考虑陶瓷(ceramic)系列衬底等。
此外，对于上述的说明，在用纯水的冲洗液洗净绝缘性TFT阵列衬底201的洗净工序中，以因绝缘性的衬底和绝缘性的纯水的摩擦而产生的静电的除电为课题进行了说明。但是，即使是用半导体衬底等非绝缘性衬底的情况下或用纯水以外的非绝缘性液体的情况下，在避免由静电发生而引起的不良的目的中，也能因应用本发明而得到效果。
例如，即使在半导体衬底上形成电子器件来制造半导体装置的情况下，半导体衬底的带电及由此引起的电子器件的绝缘破坏也会成为问题。此外，不限于衬底和纯水的摩擦，在用显影液和蚀刻液等的纯水以外的液体处理衬底的工序中，也考虑因这些液体和衬底的摩擦而使衬底带电。在这样的情况，通过使用本发明的卡盘作为保持衬底的构件，从而就能不破坏在衬底上形成的电子器件地对衬底上带电的电荷进行除电。
因而，虽然对卡盘101在TFT阵列衬底201的洗净工序中作为保持TFT阵列衬底201的构件进行了说明，但不限于此。例如，在蚀刻工序等的在TFT阵列衬底201上形成的电子器件的工序、和用密封材料胶接TFT阵列衬底201和对置衬底的工序等液晶面板的所有制造工序中，能作为保持TFT阵列衬底201的卡盘使用。因此，能不破坏在TFT阵列衬底201上形成的电子器件地对制造工序中的静电产生的电荷进行除电，能防止衬底带电。

Claims (11)

1.一种衬底保持装置，其特征是，
具有：
保持衬底的卡盘；
支撑上述卡盘的卡盘支撑构件，
用105Ωcm～1010Ωcm的电阻率值的材料形成上述卡盘的和上述衬底的接触部中电阻率值最低的部分，
上述电阻率值最低的部分通过上述卡盘支撑构件接地。
2.如权利要求1记载的衬底保持装置，其特征是，
上述电阻率值最低的部分用在绝缘性材料中混合碳纳米管的材料形成。
3.如权利要求2记载的衬底保持装置，其特征是，
上述碳纳米管的纤维排列在大致一个方向上，上述电阻率值最低的部分具有电的各向异性。
4.如权利要求2或3记载的衬底保持装置，其特征是，
上述绝缘性材料用以聚碳酸酯、氟树脂和氯乙烯中的至少1种以上为主成分的材料形成。
5.如权利要求1至3的任一项记载的衬底保持装置，其特征是，
上述卡盘支撑构件在上述卡盘的和衬底保持面相反侧的面支撑上述卡盘，
在电阻率值最低的部分中，与上述衬底平行的方向的电阻率值比与上述衬底垂直的方向的电阻率值大。
6.一种元件衬底的制造方法，在该衬底上形成电子元件，其特征是，
通过卡盘保持上述衬底，以便对衬底的带电电荷除电，其中该卡盘用和上述衬底的接触部中电阻率值最低的部分是105Ωcm～1010Ωcm的电阻率值的材料形成，
在用上述卡盘保持上述衬底的状态下处理该衬底。
7.如权利要求6记载的元件衬底的制造方法，其特征是，
上述电阻率值最低的部分用在绝缘性材料中混合碳纳米管的材料形成。
8.如权利要求7记载的元件衬底的制造方法，其特征是，
上述碳纳米管的纤维排列在大致一个方向上，上述电阻率值最低的部分具有电的各向异性。
9.如权利要求6至8的任一项记载的元件衬底的制造方法，其特征是，
上述衬底是绝缘性衬底，
在用上述卡盘保持上述衬底的状态下，用纯水洗净该衬底。
10.如权利要求6至8的任一项记载的元件衬底的制造方法，其特征是，
导电性构件在上述卡盘的和衬底保持面相反侧的面保持上述卡盘，
上述衬底的带电电荷通过上述导电性构件除电，
在上述电阻率值最低的部分中，与上述衬底平行的方向的电阻率值比与上述衬底垂直的方向的电阻率值大。
11.如权利要求9记载的元件衬底的制造方法，其特征是，
导电性构件在上述卡盘的和衬底保持面相反侧的面保持上述卡盘，
上述衬底的带电电荷通过上述导电性构件除电，
在上述电阻率值最低的部分中，与上述衬底平行的方向的电阻率值比与上述衬底垂直的方向的电阻率值大。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101044554B1 (ko) * 2009-03-31 2011-06-28 (주)탑나노시스 대전 방지 처리된 작업 스테이지
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KR101237869B1 (ko) * 2010-10-22 2013-02-27 (주)탑나노시스 작업 스테이지 표면의 대전방지 처리 방법 및 표면이 대전방지된 작업 스테이지
CN111970840B (zh) * 2020-08-28 2021-05-18 李钟波 一种印刷电路板刻蚀装置
WO2022138662A1 (ja) * 2020-12-23 2022-06-30 京セラ株式会社 クランプ用治具、クランプ用治具の製造方法および洗浄装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5460684A (en) * 1992-12-04 1995-10-24 Tokyo Electron Limited Stage having electrostatic chuck and plasma processing apparatus using same
JPH09160401A (ja) * 1995-12-12 1997-06-20 Canon Inc 半導電性弾性ローラの製造方法
DE60033692T2 (de) * 1999-12-07 2007-11-08 William Marsh Rice University, Houston Orientierte, in eine Polymer-Matrix eingebettete Nanofasern

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110958782A (zh) * 2018-09-27 2020-04-03 颀邦科技股份有限公司 基板与芯片的压合方法及其压合装置

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