CN1913122B - 形成无空隙沟槽隔离层的方法 - Google Patents

形成无空隙沟槽隔离层的方法 Download PDF

Info

Publication number
CN1913122B
CN1913122B CN2006101098055A CN200610109805A CN1913122B CN 1913122 B CN1913122 B CN 1913122B CN 2006101098055 A CN2006101098055 A CN 2006101098055A CN 200610109805 A CN200610109805 A CN 200610109805A CN 1913122 B CN1913122 B CN 1913122B
Authority
CN
China
Prior art keywords
value
groove
fill oxide
sih
trench
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN2006101098055A
Other languages
English (en)
Other versions
CN1913122A (zh
Inventor
朴庆敏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
TONG-BOO ELECTRONICS Co Ltd
DB HiTek Co Ltd
Original Assignee
TONG-BOO ELECTRONICS Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by TONG-BOO ELECTRONICS Co Ltd filed Critical TONG-BOO ELECTRONICS Co Ltd
Publication of CN1913122A publication Critical patent/CN1913122A/zh
Application granted granted Critical
Publication of CN1913122B publication Critical patent/CN1913122B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials

Abstract

公开了形成无空隙隔离的方法，包括以下步骤：在半导体衬底中的隔离区内形成沟槽；和在半导体衬底上形成填充氧化物以填充沟槽。通过HDP-CVD法并利用包括O2、SiH4和He的反应物气体混合物形成所述填充氧化物。在本发明的实施方案中，填充氧化物的形成以两步法进行，所述两步法包括：在溅射速率大于沉积速率的第一D/S值的第一加工条件下用填充氧化物第一次填充沟槽；和在第二D/S值小于第一D/S值的第二加工条件下用填充氧化物第二次填充沟槽。此处D/S值定义为“(净沉积速率+毯覆式溅射速率)/(毯覆式溅射速率)”。

Description

形成无空隙沟槽隔离层的方法
技术领域
本发明涉及半导体集成电路器件的隔离技术。更具体而言，本发明涉及在高密度等离子体化学气相沉积(HDP-CVD)设备中利用He气形成无空隙沟槽隔离层的方法。
背景技术
浅沟槽隔离(STI)是半导体集成电路中最广泛使用的绝缘或隔离各元件的技术之一。通过STI形成的隔离区或层占用较小的面积，同时提供良好的隔离质量，因此适用于较高集成的IC器件。
随着集成度的增加，需要在具有等于或大于3的较大深宽比(aspect ratio)的浅沟槽中形成填充氧化物材料的无空隙隔离层。
由于缺少加工裕度(process margin)，在根据DAS 130nm FCT(铸造相容技术)的光刻过程中经常出现空隙，这导致诸如大量晶片报废和需要对晶片进行再加工的损失。为了解决该问题，应发明另一种制造方法来确保足够的加工裕度。然而，该方案是困难的并且不具有成本效率。因此，需要通过改进沟槽隔离方法来获得较宽的裕度。
在沟槽隔离形成方法中，HDP-CVD设备用于在浅沟槽中形成氧化物膜。所述氧化物膜通过在HDP-CVD系统中沉积和同时溅射反应气体的组合来沉积。具体而言，通过高密度等离子体源将SiH4和O2的气体混合物解离成离子，所解离的离子形成SiOx。此处，O2有助于氧化物层的沉积，同时有助于通过施加至反应室的偏压功率进行的溅射。
在HDPCVD设备中形成氧化物膜的过程中，沉积和溅射之比用“D/S”(“沉积-溅射蚀刻比”或简称“溅射蚀刻比”)表示，定义为“(净沉积速率+毯覆式溅射速率)/(毯覆式溅射速率)”。D/S值决定HDP-CVD过程的间隙填充能力。当D/S大时，沉积速率大于溅射速率，氧化物层的形成主要取决于沉积而不是通过反应气体的溅射。同时，较低的D/S表示在氧化物层的形成中以通过反应气体的溅射为主。因此，较低的D/S有利于深宽比为3或更大的较大沟槽的间隙填充，因为溅射防止沟槽孔洞在完成间隙填充之前关闭。然而，如果比率(D/S)太小，那么沟槽图案会被溅射除去。因此，根据加工条件选择合适的D/S值很重要。
传统的沟槽隔离在HDPCVD设备中通过利用作为氧化物形成气体的SiH4和O2形成。然而，当使用具有大的原子半径的分子如O2离子时，从O2原子溅射出的离子与反应气体碰撞，并且可以在沟槽上部转角中引起侧壁上氧化物的再沉积。这是因为当宽度小于150nm的沟槽利用单一的O2气填充时，难以形成无空隙氧化物膜。此外，利用O2形成的沟槽隔离在波高方面具有较大差异，并因此会在随后的过程如化学机械抛光(CMP)过程中产生晶片缺陷。
发明内容
本发明的目的是在HDPCVD设备中利用He气形成没有空隙的宽度为130nm的沟槽隔离。
本发明的另一目的是在利用He气的HDP-CVD过程中确保130nm器件的加工裕度。
根据本发明的一个方面，形成沟槽隔离的方法包括以下步骤：在半导体衬底中的隔离区内形成沟槽；和在半导体衬底上形成填充氧化物以填充沟槽。通过HDP-CVD方法并利用包括O2、SiH4和He的反应气体混合物形成填充氧化物。
在本发明的实施方案中，填充氧化物的形成以两步法进行，所述两步法包括：在沉积速率大于溅射速率的第一D/S值的第一加工条件下，用填充氧化物第一次填充沟槽；和在第二D/S值小于第一D/S值的第二加工条件下，用填充氧化物第二次填充沟槽。此处D/S值定义为“(净沉积速率+毯覆式溅射速率)/(毯覆式溅射速率)”。第一D/S值和第二D/S值的沉积速率通过SiH4-顶部的流量进行控制，溅射速率通过偏压功率进行控制。第一D/S值等于或大于33.6。
附图说明
本发明的上述和其它特征和优点将通过参照附图详细描述其优选实施方案而变得更加明显，其中：
图1示出根据本发明实施方案的沟槽隔离形成法；
图2是描述各种条件下的D/S的图；
图3是描述根据采用O2的HDPCVD法中的D/S的沟槽填充能力的图；
图4示出在采用O2的HDPCVD法中沟槽填充的SEM横截面；
图5是描述根据采用He的HDP-CVD沟槽填充法中的D/R和S/R的D/S条件的表；
图6是描述在根据采用He的HDP-CVD沟槽填充法中的D/S的沟槽空隙的尺寸和位置的图；
图7是示出当D/S值分别为(a)12.9，(b)19.7和(c)33.6时，沟槽间隙填充的SEM照片；和
图8是示出根据采用He的HDPCVD法中的D/S的沟槽填充能力的图。
具体实施方式
图1描述根据本发明实施方案的形成沟槽隔离的方法。
参照图1，利用传统光刻法在硅衬底10的隔离区中形成沟槽11。
在沟槽11和衬底10的整个表面上均形成氮化硅层12。氮化硅层12可以通过低压化学气相沉积(LPCVD)形成，其厚度为约20nm。沉积氮化硅层12的目的是减小沟槽11的宽度和深度。当沉积氮化硅层12时，沟槽11具有约120nm-130nm的宽度和约360nm-370nm的深度。
接下来，氧化物20在沟槽11内形成或填充。HDPCVD设备可以用于在下列条件下填充氧化物11：引入腔室侧面的SiH4-侧面沉积气体的流量为约59sccm(标准状态毫升/分钟)，引入腔室顶部的SiH4-顶部的流量为约8.1sccm。此外，引入腔室侧面的O2和He的流量设定为约109sccm的O2-侧面和约100sccm的He-侧面。在该实施方案中，不同于仅采用O2的现有技术，而是加入具有较小原子半径的He，因此等离子体的电势增加，并且等离子体的密度提高，从而使得沟槽的氧化物填充得以增强。此外，采用具有较小原子半径的He作为溅射气体，使得由从He中溅射的离子与反应物气体的碰撞引起的在离子沟槽顶部表面两侧的再沉积可以减少，并且沟槽11被氧化物20无空隙地填充。由此，显然与仅采用O2的传统技术相比，加入He对于使用氧化物的无空隙沟槽填充而言是有利的。
随后，在下列条件下通过HDP CVD形成沟槽隔离层。腔室中的真空压力为约3mTorr(毫托)，硅衬底的温度保持为约700℃。偏压功率在1935W和2365W之间变化以控制D/S，通过改变D/S来实施两步法以形成沟槽隔离层。在第一步骤(沉积1，D1)中，沉积速率大于溅射速率(较大的D/S值，为约33.6)，并且在沟槽内产生突出物之前用氧化物迅速填充沟槽。在第二步骤(沉积2，D2)中，D/S小于第一较高D/S值，以完成沟槽隔离层，同时除去沟槽孔洞侧壁处的突出物。沉积速率通过控制反应物气体SiH4-侧面/SiH4-顶部的流量来确定，溅射速率通过控制施加到反应室的偏压功率来确定。
因此，所形成的沟槽隔离层在波高21方面具有较小的差异，并且可以防止在后续化学机械抛光(CMP)工艺中可能出现的晶片缺陷。
接下来说明反应物气体混合物SiH4和O2与反应物气体混合物SiH4、O2和He相比时的间隙填充特征。
图2示出当将SiH4和O2用于反应物气体混合物时各种条件下的D/S特征。当参数如SiH4比、RF(射频)功率、偏压功率和O2比不同于传统的记录方法(PoR)时，观察D/S和膜厚均匀度。如图2中所示，D/S主要受到偏压功率的影响。这可以解释为偏压功率的变化引起加速O2的离子密度、溅射速率的变化和D/S的急剧变化。因此，本发明人通过使用气体混合物SiH4和O2使得偏压功率成为主要变量来分析间隙填充特征。
图3描述当采用SiH4和O2作为反应物气体混合物并且改变偏压功率时的沟槽填充能力，在6.5-8.5的D/S范围内观察到空隙。在图3中，标记“X”是指“具有空隙”，而标记“O”表示“没有空隙”。
如图3中所示，当D/S为7.3时，在具有150nm宽度的沟槽中没有观察到空隙，而当D/S是6.5或8.5时产生空隙。此外，当沟槽宽度小于150nm时，即使D/S为7.3也产生空隙22，如图4中的扫描电子显微镜(SEM)照片所示。也就是说，当使用O2时，无空隙沟槽的宽度限制为至多150nm。
接下来，说明当反应物气体混合物包括SiH4、O2和He时的沟槽填充特征。
沟槽填充方法以两步骤实施。在第一步骤(D1)中，沟槽以沉积速率大于溅射速率的较高D/S填充。然后在第二步骤(D2)中使用溅射速率大于沉积速率的较低D/S来填充沟槽。在第二步骤过程中，移除沟槽侧壁处的突出物。
图5描述了在改变第一步骤(D1)和第二步骤(D2)中的D/S值时，根据D/S的沟槽填充特征。在图5中，D/R指沉积速率，S/R指溅射速率。
图6示出在第一步骤(D1)中从沟槽底部表面产生的空隙的尺寸和位置。第二步骤(D2)以固定的较低D/S值5.9开始，以移除在第一步骤(D1)中产生的突出物。如图6中所示，随着D/S值增加，空隙的位置远离沟槽的底部表面，同时空隙尺寸变得更小。原因是当D/S较大时，沟槽填充在沉积期间产生突出物之前快速进行。这由图7证实，图7示出随着第一步骤(D1)中所用的D/S值从(a)12.9上升到(b)19.7，空隙22产生的次数下降，同时在(c)33.6的较高D/S值时观察到没有空隙。
沟槽填充能力对于反应混合物SiH4、O2和He的依赖性示于图8中。无空隙沟槽填充可以在第一步骤(D1)中以10-20的较低D/S值至多达到140nm的沟槽宽度，当D/S值变大达到33.6时，直至沟槽宽度减小至130nm都没有空隙产生。
如上所述，采用SiH4和O2作为反应气体混合物的传统方法和根据本发明使用SiH4、O2和He气体混合物的方法之间沟槽填充能力的比较揭示了以下事实。在仅将O2用于附加气体的传统方法中，具有370nm深度的无空隙沟槽的最小沟槽宽度为约150nm，且深宽比为2.47。相反，利用将He用于附加气体的本发明方法，可以通过控制第一步骤(D1)和第二步骤(D2)中的D/S值来获得沟槽宽度为130nm(深宽比为2.85)的无空隙沟槽。该结果与传统的O2方法相比提高了15％。
因此，本发明可以在利用He的HDP-CVD法中为130nm水平的器件确保足够的加工裕度，这使得在光刻工艺中节约晶片再加工的成本、防止晶片报废以及提高半导体IC器件的生产率和良率。
此外，本发明可以在HDP-CVD法中利用He形成无空隙隔离区或层。
虽然已经参照附图具体示出和描述了本发明的实施方案，但是本领域技术人员将理解，可以在不背离如所附权利要求所限定的本发明精神和范围的情况下，可以在形式和细节方面进行各种变化和修改。

Claims (9)

1.形成沟槽隔离的方法，包括以下步骤：
在半导体衬底中的隔离区内形成沟槽；
在半导体衬底上形成填充氧化物以填充沟槽；和
通过高密度等离子体化学气相沉积(HDP-CVD)过程并利用包括O2、SiH4和He的反应物气体混合物形成所述填充氧化物，
其中形成填充氧化物的步骤包括以下子步骤：
在沉积速率大于溅射速率的第一D/S值的第一加工条件下，用填充氧化物第一次填充沟槽；和
在第二D/S值小于第一D/S值的第二加工条件下，用填充氧化物第二次填充沟槽，并且其中D/S值定义为“(净沉积速率+毯覆式溅射速率)/(毯覆式溅射速率)”。
2.如权利要求1所述的方法，其中第一D/S值和第二D/S值的沉积速率通过SiH4-顶部的流量进行控制，溅射速率通过偏压功率进行控制。
3.如权利要求1所述的方法，其中第一D/S值等于或大于33.6。
4.如权利要求1所述的方法，其中在实施形成填充氧化物的步骤之前，在沟槽中和半导体衬底的整个表面上均形成氮化硅。
5.如权利要求4所述的方法，其中氮化硅通过低压化学气相沉积(LPCVD)形成，并且具有20nm的厚度。
6.如权利要求1所述的方法，其中填充氧化物的形成条件为引入腔室侧面的SiH4-侧面沉积气体的流量为约59sccm和引入腔室顶部的SiH4-顶部的流量为约8.1sccm。
7.如权利要求6所述的方法，其中引入到腔室侧面的O2和He的流量设定为约109sccm的O2-侧面和约100sccm的He-侧面。
8.如权利要求1所述的方法，其中反应室的真空压力为3mTorr，半导体衬底的温度保持为700℃。
9.如权利要求8所述的方法，其中偏压功率在1935W-2365W之间变化。
CN2006101098055A 2005-08-12 2006-08-14 形成无空隙沟槽隔离层的方法 Expired - Fee Related CN1913122B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
KR1020050074214A KR100752178B1 (ko) 2005-08-12 2005-08-12 트렌치 소자분리막 형성 방법
KR10-2005-0074214 2005-08-12
KR1020050074214 2005-08-12

Publications (2)

Publication Number Publication Date
CN1913122A CN1913122A (zh) 2007-02-14
CN1913122B true CN1913122B (zh) 2012-04-11

Family

ID=37721999

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2006101098055A Expired - Fee Related CN1913122B (zh) 2005-08-12 2006-08-14 形成无空隙沟槽隔离层的方法

Country Status (3)

Country Link
US (1) US7425494B2 (zh)
KR (1) KR100752178B1 (zh)
CN (1) CN1913122B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100818711B1 (ko) * 2006-12-07 2008-04-01 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성방법
CN101369553B (zh) * 2007-08-17 2010-04-14 联华电子股份有限公司 减少气相成核缺陷的高密度等离子体沟填方法
CN101859700B (zh) * 2009-04-09 2012-05-30 上海先进半导体制造股份有限公司 多晶硅淀积工艺
US9087542B1 (en) 2012-12-10 2015-07-21 Western Digital (Fremont), Llc Method for providing a structure having reduced voids in a magnetic recording transducer

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5872058A (en) * 1997-06-17 1999-02-16 Novellus Systems, Inc. High aspect ratio gapfill process by using HDP
US6211040B1 (en) * 1999-09-20 2001-04-03 Chartered Semiconductor Manufacturing Ltd. Two-step, low argon, HDP CVD oxide deposition process
US6596654B1 (en) * 2001-08-24 2003-07-22 Novellus Systems, Inc. Gap fill for high aspect ratio structures
US6914316B2 (en) * 2002-08-19 2005-07-05 Samsung Electronics Co., Ltd. Semiconductor trench isolation structure

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6989337B2 (en) * 2003-10-02 2006-01-24 United Microelectric Corp. Silicon oxide gap-filling process
KR100522423B1 (ko) * 2003-12-16 2005-10-19 주식회사 하이닉스반도체 고압 공정을 이용한 실리콘산화막 형성 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5872058A (en) * 1997-06-17 1999-02-16 Novellus Systems, Inc. High aspect ratio gapfill process by using HDP
US6211040B1 (en) * 1999-09-20 2001-04-03 Chartered Semiconductor Manufacturing Ltd. Two-step, low argon, HDP CVD oxide deposition process
US6596654B1 (en) * 2001-08-24 2003-07-22 Novellus Systems, Inc. Gap fill for high aspect ratio structures
US6914316B2 (en) * 2002-08-19 2005-07-05 Samsung Electronics Co., Ltd. Semiconductor trench isolation structure

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
同上.

Also Published As

Publication number Publication date
CN1913122A (zh) 2007-02-14
KR100752178B1 (ko) 2007-08-24
US20070037361A1 (en) 2007-02-15
KR20070019337A (ko) 2007-02-15
US7425494B2 (en) 2008-09-16

Similar Documents

Publication Publication Date Title
KR100752190B1 (ko) 반도체 소자의 갭필 방법
US6867141B2 (en) Method for fabricating semiconductor device and forming interlayer dielectric film using high-density plasma
US20030057184A1 (en) Method for pull back SiN to increase rounding effect in a shallow trench isolation process
US8043933B2 (en) Integration sequences with top surface profile modification
CN100405578C (zh) 半导体结构及其制造方法
US6825097B2 (en) Triple oxide fill for trench isolation
KR100558999B1 (ko) 기판 함몰부 충진 방법
US7825004B2 (en) Method of producing semiconductor device
US20080194075A1 (en) Process of manufacturing a shallow trench isolation and process of treating bottom surface of the shallow trench for avoiding bubble defects
CN1913122B (zh) 形成无空隙沟槽隔离层的方法
KR20040005580A (ko) 절연체를 포함하는 반도체 장치 및 그 제조 방법
KR20020002804A (ko) 플라즈마공정에 의한 에스티아이 공정의 특성개선방법
US7566924B2 (en) Semiconductor device with gate spacer of positive slope and fabrication method thereof
US6780731B1 (en) HDP gap-filling process for structures with extra step at side-wall
CN114582717A (zh) 半导体器件的制备方法及屏蔽栅沟槽器件
US9721828B2 (en) Method to reduce particles during STI fill and reduce CMP scratches
KR100321174B1 (ko) 반도체장치의 소자분리막 형성방법
CN101740460B (zh) 浅沟槽隔离区的形成方法及nmos晶体管的制造方法
KR100342861B1 (ko) 반도체장치의소자분리막형성방법
KR20080029646A (ko) 반도체 소자의 소자분리막 형성 방법
KR20040004896A (ko) 플래시 메모리 소자의 제조 방법
KR100505427B1 (ko) 반도체 소자의 소자분리막 형성방법
US20040253834A1 (en) Method for fabricating a trench isolation structure
KR100984858B1 (ko) 반도체 소자의 소자분리막 형성방법
CN113838748A (zh) 沟槽侧壁栅极结构的沟槽填充方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20120411

Termination date: 20130814