CN1901438A - 用于可编程逻辑器件集成电路等的多通道通信电路 - Google Patents

Abstract

一种如可编程逻辑器件(“PLD”)的集成电路，其包括多个数据通信电路通道。该电路被提供用于在以各种规模分组的通道之间选择性地共享信号(例如类型控制信号)，以使所述器件可以更好地支持要求各种数量的通道的通信协议(例如一个通道相对独立地操作，四个通道在一起工作，八个通道在一起工作，等等)。所共享的信号可以包括时钟信号，FIFO写使能信号，FIFO读使能信号等。电路排列最好是模块化的(即一个通道与下一个通道之间和/或一组通道与下一组通道之间是相同或基本相同的)，以方便诸如电路设计和验证之类的工作。

Description

用于可编程逻辑器件集成电路等的多通道通信电路

【0001】本申请要求2005年7月19日提交的美国临时专利申请第60/700,843号的权益，和2005年8月3日提交的美国临时专利申请第60/705,536号的权益，在此以引用方式将两者的全部内容并入本文。

技术领域

【0002】本发明涉及用于诸如可编程逻辑器件(“PLD”)之类的集成电路的多通道通信电路，更具体地，是涉及便于不同数量的此类通道同步操作的电路。

背景技术

【0003】参考文献如Aung等人2001年3月13日提交的美国专利申请09/805,843，Lee等人的美国专利6,650,140，Venkata等人的美国专利6,750,675，Venkata等人的美国专利6,854,044，Lui等人的美国专利6,724,328，Venkata等人2002年12月10日提交的美国专利申请10/317,264，Venkata等人2003年8月8日提交的美国专利申请10/637,982，Lam等人2003年7月15日提交的美国专利申请10/621,074，Venkata等人2003年9月24日提交的美国专利申请10/670,813，Shumarayev于2005年8月24日提交的美国专利申请11/211,989，以及Shumarayev等人2005年9月19日提交的美国专利申请11/230,002，示出了在诸如PLD、现场可编程门阵列(“FPGA”)等集成电路上包含多通道收发器电路。在此为方便起见，本发明将所用应用或能够应用本发明的集成电路通称为PLD。这样做仅是为了方便起见，不应作为限定。

【0004】不同的通信协议要求使用不同数量的通道一起工作。到目前为止，某些PLD以四个通道为一组(所谓的四元组)提供通道用于这样的通信。四元组中提供了用于允许四元组内各种数量的通道一起使用的电路。但如果要求四个以上的通道在一起工作，则四元组的输出之间的同步将成为四元组下游电路(如器件的可编程逻辑核心电路)的一项任务。

【0005】在多通道通信中使用多于四个通道(例如八个通道)的兴趣持续提高。这使得要求使用核心逻辑电路来同步两个(或更多)用来提供采用多于四个通道的通信链接的四元组的输出，越来越不可取。另一方面，PLD产品的其它使用者仍对在任何特殊的通信链接中仅使用四个或更少的通道感兴趣。因此扩大器件上的四元组以包含多于四个通道(如八个通道)将变得浪费。反之，当使用者想要实现使用多于四个通道(如八个通道)的通信链路时，需要较好的方法来允许两个(或更多)四元组在一起工作。

【0006】实现上述目的后，需要保持电路的模块化。模块化指的是这样的电路的两个(或更多)实例是相同的或基本相同的。模块化有利于电路设计和验证，甚至还可能方便电路使用(例如，因为从模块到模块的定时趋于一致)。希望模块化以通道为基础(即从一个通道到下一个通道)和/或以四元组为基础(即从一个四元组到下一个四元组)。

发明内容

【0007】一种根据本发明的集成电路可包括多个数据通信电路通道。所述通道可被分组为多个通道的子集(subplurality)。信号分发电路与每个子集相联，允许信号按需分发到一个子集中的通道或者分发到两个相邻子集中的通道。每个通道本身可以是该通道中所用信号的一个替换源。

【0008】施加到与每个子集相联的信号分发电路的信号的源可以是该子集中的通道之一。因此，取决于分发电路的使用方式，该通道可以是该子集中的所有通道的主通道，它另外还可以是相邻子集中所有通道的主通道。

【0009】这些分发电路可处理的信号的例子有时钟信号，写使能信号，读使能信号等。写使能信号和读使能信号之一或两者都可以是单比特信号。这些信号之一或全部只能在跟随复位释放事件的预定数量的时钟信号之后产生。

【0010】根据附图以及后文的详细描述，本发明进一步的特征、本质和各项优点将更加明显。

附图说明

【0011】图1是本发明某些可能方案的说明性实施例的简化示意方框图。

【0012】图2是本发明的某些其它可能方案的说明性实施例的简化示意方框图。

【0013】图3是根据本发明的用于实现图2所示的进一步可能特征的说明性实施例的简化示意方框图。

【0014】图4是根据本发明的图1所示类型的电路的代表性部分的说明性实施例的简化示意方框图。

【0015】图5是根据本发明的图2所示类型的电路的代表性部分的说明性实施例的简化示意方框图。

【0016】图6是根据本发明的图2所示类型的电路的另一代表性部分的说明性实施例的简化示意方框图。

【0017】图7是根据本发明的说明图1所示类型的原理如何应用于图2所示类型的特征的简化示意方框图。

具体实施方式

【0018】图1所示的本发明的可能方案涉及四个(或少于四个)通信通道(一个四元组)，或多于四个通信通道(例如多达八个通道；两个四元组)可能需要的类型的信号的分发。这类信号的一个例子是时钟信号。

【0019】图1示出了在PLD上彼此相邻的两个代表性四元组20-0和20-1。当四元组20-0和20-1一起使用时，四元组20-0是主四元组，四元组20-1是副四元组或从属四元组。但四元组20-0和20-1不是必须同时使用的。任何一个或两者都可独立于另外一个使用，这种情况下，它们之间不存在主/副或主/从关系。

【0020】每个四元组20包含从30-0到30-3四个通道的数据信号通信电路。例如，每个通道30可以是所谓的高速串口收发器电路。这种电路可以接收串行数据输入信号，从该输入信号中恢复数据和时钟信号，并将已恢复的数据转换成并行格式，并将并行数据输出到PLD的核心逻辑电路。每个通道30可以从所述核心逻辑电路接收并行数据，并将该并行数据转换成串行格式，并将所得的串行数据作为串行数据输出信号输出。每个通道30还可以执行其它任务，例如8比特/10比特编码，10比特/8比特解码等等。参见本说明书前面提及的参考文献。

【0021】某些通信协议可能涉及仅使用一个通道30。其它通信协议可能会涉及几个通道30的使用。在后一种情况下，在几个通道的接收数据之间可能存在“偏斜”(skew)，为了正确地解析上述数据，可能有必要对数据(优选地在通道30)进行去偏斜。在多通道通信协议的发射机端，必须小心以避免传送相互之间存在偏斜的几个数据输出信号。例如像这样的要求可能使得在一起工作的通道30共享一个公共时钟信号变得十分重要。图1示出了通过任一四元组20中的多达四个的通道30，或者通过两个四元组20中的多达八个的通道来实现这一点的电路排列。此外，图1所示的时钟分发电路可以是模块化的(即，所有的四元组20(两个或更多个)可以是相同或基本相同的)。

【0022】除了上文描述的四个通道30，每个四元组20还包括时钟乘法器(或管理)单元(“CMU”)电路40。每个CMU 40可以是包含该CMU的四元组20中的通道30所使用的时钟信号源。另外，在将要实现的通信协议需要多于四个通道30的情况下，主四元组20-0中的CMU40可以是两个四元组20-0和20-1中的通道30所使用的时钟信号源。

【0023】图1示出了提供给用于CMU 40所输出的时钟信号分发的导线段(conductor segments)的两条并行的导线迹线(track)50a和50b。迹线50a中具有时钟信号分发导线段52，其与每个四元组20相联。换句话说，对于四元组20-0，迹线50a具有一个导线段52-0，其仅延伸通过四元组20-0中的电路元件30和40。类似地，对于四元组20-1，迹线50a具有一个导线段52-1，其仅延伸通过四元组20-1中的电路元件30和40。虽然轴向地彼此成直线排列在同一个迹线50a中，但是导线段52-0和迹线52-1并没有相互连接。在每个四元组20中，相联的导线段52从该四元组中的CMU 40处接收时钟信号，并将信号分发到与该四元组中的每个通道30相联的多路复用器(“mux”)60的一个输入端。

【0024】在每个导线段52的上端附近，导线段分接到驱动器或缓冲器电路54，其能驱动上方的四元组20中的迹线50b中的导线段56。每个导线段56延伸通过相联四元组20的所有通道30，并将该导线段上的时钟信号分发到与该四元组中的每个通道30相联的多路复用器60的第二输入端。

【0025】从上述内容可以看出，每个四元组20可使来自自有CMU 40的时钟信号通过相联的导线段52分发。在这种情况下，所有的多路复用器60将受控，以选择其上端的输入作为施加到相联通道30的时钟信号源。或者，如果通信协议要求多于四个通道一起工作，则副四元组20-1中的通道30可以从主四元组中的CMU 40获取时钟信号。具体地，来自CMU 40的时钟信号流经导线段52-0，缓冲器54-0以及导线段56-1。主四元组20-0中的多路复用器60受控以选择其上端的输入施加到主四元组中的通道30。副四元组20-1中的多路复用器60受控以选择其下端输入施加到副四元组中的通道30。这样，两个四元组的所有通道30就可从主四元组20-0中的CMU 40接收相同的时钟信号。此外，两个(或全部)四元组20的元件52、54、56和60的型式或图案(pattern)可以是相同的，如此，时钟分发电路可以方便地模块化，虽然它可能以“乘4”(即四个通道30一起工作)或“乘8”(即八个通道30一起工作)的模式操作。

【0026】应当意识到，图1的四元组20的布置在图1所示的部分之上和/或之下能够无限地继续。所有这些四元组可以如所示地模块化，任意相邻的两个四元组可以按上面描述的“乘8”的模式操作。

【0027】图2示出了本发明的其它可能的方案。(图2示出不同于图1中的元件排列，并省略了CMU 40以避免图纸的过度拥挤。但两幅图都是关于类似类型的电路。)如图2所示，每个通道30可包括本地时钟电路110，时钟源选择多路复用器(“mux”)120和时钟模块电路130。每个通道30还可包括FIFO控制器电路140，FIFO控制器选择多路复用器电路150和FIFO电路160。每个通道30中的本地时钟电路110可产生在该通道中使用的最终时钟信号。每个通道30中的时钟模块电路130执行如下功能：对串行比特率时钟信号进行分频，以产生该通道内使用的并行字节速率时钟信号。每个通道30中的FIFO电路160执行如下功能：在数据进入通道和数据离开通道的速率和时间之间缓冲数据。每个通道30中的FIFO控制器电路140执行如下功能：控制所在通道的FIFO电路160何时开始写(接收)数据和读(输出)数据(例如在复位释放(reset release)之后)。

【0028】如图2所示，每个通道30能够以“乘1”(“×1”)，“乘4”(“×4”)或“乘8”(“×8”)的模式操作。在×1模式，每个通道30关于其最终时钟信号(来自电路110)和FIFO控制器(来自电路140)独立操作。在×4模式，在四元组20中的多达四个通道30关于最终时钟和FIFO控制器一起工作。在×8模式，两个相邻的四元组20中的多达八个通道30关于最终时钟和FIFO控制器一起工作。

【0029】在下面关于图2所示类型的操作电路的各种可能模式的描述中(尤其是×4和×8模式)，一般假设(为讨论的简单起见)一个四元组中的所有四个通道都参与该四元组的×4操作，或者两个相邻四元组中的所有八个通道都参与这些四元组的×8操作。然而，这并不是必须的情况；如果需要，以×4或×8模式操作的四元组中的任何一个或多个通道可以独立于其它通道进行操作(以模式×1)。例如，如果通信协议要求使用6个通道30，两个相邻的四元组可以以×8模式操作，以支持该协议，或者这些四元组中没有参与支持×6协议的两个通道之一或全部可以以×1模式为其它用途独立使用。

【0030】在×1模式，通道30中的导线170上的信号导致该通道中的多路复用器120和150选择它们的最下端的输入作为它们的输出。因此，在×1模式，通道30中的时钟模块130从该通道的本地时钟电路110获取它的时钟信号。类似地，×1模式下的通道30的FIFO 160从该通道的FIFO控制器电路140获取它们的读使能和写使能信号。

【0031】在×4模式，在每个四元组20中的、以该模式操作的通道30-0担任该四元组中的其它通道的主通道。具体说来，主通道30-0中的本地时钟电路110的输出信号被施加到四元组范围内的时钟信号分发导线210a。导线210a上的信号被施加到所述四元组中的每个通道30中的多路复用器120的中间输入。该四元组中的所有多路复用器120被相联导线170上的×4-值信号所控制，以选择其中间输入作为施加到相联时钟模块电路130的时钟信号源。以这种方式，四元组20中的所有以×4模式操作的模块30在同一个时钟信号上操作，即，来自该四元组的主通道30-0的本地时钟电路110的时钟信号。这有助于消除或者至少有效地降低以×4模式操作的四元组20的通道30之间的时钟偏斜。

【0032】除了为以×4模式操作的四元组20中的所有通道30提供主时钟信号，这一四元组中的主通道30-0为该四元组中的所有通道提供写使能和读使能信号。主通道30-0中的FIFO控制器电路140输出的写使能和读使能信号被施加到四元组范围内的写和读使能信号的分发导线220a。从导线220a这些信号被施加到该四元组中的所有通道30的多路复用器150的中间输入。每个通道中的导线170上的×4-值信号导致所有多路复用器150选择其中间的输入作为施加到相联FIFO160的多路复用器的输出信号的源。因此，在以×4模式操作的四元组20中，该四元组中的所有的FIFO 160基本同时地从同一个源(相联主通道30-0的FIFO控制器电路140)接收同样的写使能信号和读使能信号。这有助于确保以×4模式操作的四元组20中的所有通道30将正确地响应复位释放事件。具体说来，在复位释放事件之后，所有的通道将在预期的时间开始写和读。否则，由复位释放信号在不同时间到达四元组中的各个通道30可能引起的问题，可通过只让主通道30-0对这个信号作出响应并为自身和以×4模式操作的四元组中的所有其它通道产生主写使能和读使能信号而得到避免。

【0033】现在转向×8模式，时钟分发导线210b延伸通过两个相邻的四元组20-0和20-1中的所有通道30。类似地，写和读使能信号分发导线220b延伸通过相邻的两个四元组中的所有的通道。这些导线210b和220b也可以从主四元组20-0中的主通道30-0接收到相同的信号，所述信号可施加到四元组20-0中的导线210a和220a。因此，导线210b和220b在四元组20-0和20-1的×8模式操作中使用。

【0034】导线210b上的信号被施加到四元组20-0和20-1中的所有通道30中的多路复用器120的最上端的输入。在×8模式中，四元组20-0和20-1中的所有通道30中的导线170上的×8-值信号导致这八个通道的多路复用器120选择其最上端的输入用于施加到相联的时钟模块电路130。因此，四元组20-0和20-1中的所有八个通道30在相同的时钟信号(来自主四元组20-0中的主通道30-0的本地时钟电路110)上操作。因为所有八个通道在来自同一个源的相同时钟信号上操作，通道之间的时钟信号偏斜可以被消除，或至少大大降低(为了完全清楚，注意到在本实施例中，副四元组20-1中的主通道30-0的本地时钟电路110的输出信号没有被施加到导线210b。两个四元组中的电路可以是相同的，但从本地时钟电路110到导线210a和210b的连接212a和212b可以是可控的(即可编程的)。以这种方式，只有20-0中的30-0的110的输出信号被连接到210b上，且不存在信号争用或冲突(contention)，因为20-1中的30-0的110没有连接到210b)。

【0035】主四元组20-0中的主通道30-0的FIFO控制器电路140的写使能和读使能输出信号，以十分类似于×8模式的方式进行处理。这些信号被施加到导线220b上，其连接到四元组20-0和20-1中的所有八个通道30的多路复用器150的最上端的输入。所有八个通道的导线170上的×8-值信号导致所有八个多路复用器150选择其最上端的输入，用于施加到相联FIFO 160。因此，所有八个通道在来自主四元组20-0中的主通道30-0的单个源140的写使能和读使能信号上操作。(再一次，从每个主通道30-0源到导线220a和220b的连接222a和222b可制成可控的(即可编程的)，以使两个四元组的电路可以是模块化的，而不在导线220b上产生信号争用。通过仅使能与四元组20-0相联的222b，而不使能与四元组20-1相联的222b可避免这样的争用。)。

【0036】再一次指出，虽然上述描述一般没有提到这一点，×4模式下的四元组或者×8模式下的四元组对中的实际上不被该四元组的×4模式操作或该四元组对的×8模式操作所需要的通道30，如有需要可以以×1模式独立操作以作其它用途。

【0037】如图2所示，本发明的一个可能的进一步特征是使用从源140到目的地160的单比特的写使能信号和/或单比特的读使能信号。这节约了导线资源220并提高了目的地160对何时应当开始写和读的瞬时识别能力。

【0038】如图2所示，本发明的另一个可能的特征是使主通道30-0在复位释放后等待一定数目的时钟周期，才发送写使能和/或读使能信号。这有助于确保：当写使能信号的第一个上升沿和读使能信号的第一个上升沿到达副通道时，所有的通道(尤其是副通道)都准备好被释放和操作。接着，这确保了所有通道在同样的时钟周期开始写/读，并且总是指向同一个FIFO地址。

【0039】图3示出了实现前面段落所提到的特征的示例性电路，其可作为适当的FIFO控制器电路140的一部分。在图3所示的示例性实施例中，每个通道30的FIFO控制器电路包括了计数器电路310，解码器电路320和锁存器电路330。每个通道的计数器电路310和锁存器电路330被施加到该通道的复位信号所复位。在复位释放事件后，每个计数器310开始对施加到该通道的时钟信号的周期进行计数。每个计数器310的计数指示输出信号被施加到相联的解码器320。当施加到解码器的计数指示输出信号达到该解码器所建立的某个阈值时，该解码器输出信号，该信号可被相联的时钟信号锁存在相联的锁存器330中。此后，锁存器330输出写使能信号，直到锁存器被相联的复位信号再一次复位。

【0040】在×1模式中，在前面段落所描述的方面中，每个通道30独立操作。这意味着每个通道的多路复用器150选择相联的(“本地”)解码器320的输出，以施加到相联的锁存器330。在×4或×8模式，所有在一起工作的通道30从同一个源，即主通道30-0中的解码器320的输出，来获取它们的锁存器330的输入。这通过使每个副通道30-1的多路复用器150等等从多路复用器的上端的输入来获取它的输出而实现。以这种方式，所有一起工作的通道具有同步的写使能信号。

【0041】每个电路322可以提供相联的解码器320所使用的阈值。每个电路322可以是可编程的，因此阈值可以设定为任何所需的值。

【0042】与图3所示的相同的排列可被使用(被复制或者被增补)以产生读使能信号，其拥有与那些对图3中的写使能信号的描述相类似的特征。唯一的区别可以是将图3中“写使能”标志改成“读使能”。

【0043】图4示出了图1中的每个多路复用器60可被电路62所控制(选择输出哪个输入信号)，其可以是可编程的。同样类型的控制可用于其它的多路复用器如120和150。

【0044】图5示出了如图2中的212和222的连接的示例性实现。每个这样的连接可以包括用于选择性地将水平导线连接到相联的垂直导线的开关510(例如晶体管)。每个开关510被相联的控制电路512所导通或断开，该控制电路可以是可编程的。

【0045】图6示出了导线170上的信号的源可以是控制电路610，其可以是可编程的。

【0046】上述的可编程的元件可以用多种不同的可能的方法中的任何一种来实现，如通过包含其它电路的集成电路上的配置随机存储器(“CRAM”)单元。

【0047】图7示出了类似图1所示的那些原理可以怎样施加到如类似图2所示的特征中去。图7中，来自每个四元组20的主通道30-0(图2)的电路110或140的信号被施加到与该四元组相联的“a”导线段。这种“a”导线段可以是图2的210类型或220类型的任一种。“a”导线段延伸通过与该导线段相联的四元组20中的四个通道，但没有延伸到(在同一导线迹线内的)相邻四元组20。“a”导线段与相联的四元组20的每个通道的多路复用器120或150的中间输入相连接。在靠近每个四元组20的底部，该四元组所相联的“a”导线段通过缓冲器54与另一个迹线中的且与下方四元组相联的“b”导线段相连接。每个“b”导线段延伸通过与该导线段相联的四元组20中的四个通道，但没有延伸到(在同一导线迹线之中的)相邻四元组20。每个“b”导线段与相联的四元组20的每个通道的多路复用器120或150的最上端的输入相连接。

【0048】示于图7的、所构建的电路的×1操作与上文对图2的描述一样。

【0049】通过控制×4-模式四元组的通道的多路复用器120或150来选择相联的“a”导线段上的信号，图7所示的任一或全部的典型四元组20可以以×4模式操作。“b”导线信号在任何以×4模式操作的四元组中被忽略。

【0050】图7所示的典型四元组20可以以如下方式一起工作在×8模式。在主四元组20-0中，多路复用器120或150受控去选择相联的“a”导线段上的信号。在副四元组20-1中多路复用器120或150受控去选择相联的“b”导线段上的信号。从图7和已说明的内容可以清楚看到，四元组20-0中的“a”导线段上的信号与四元组20-1的“b”导线段上的信号相同，从而达到所需的两个四元组的×8操作。此外，如图2所示，该×8-模式的主信号的源是主四元组20-0中的主通道30-0的电路110或140。这再一次与图2的×8-模式的主信号的源相同。

【0051】类似于图2的情况，在图7中，在四元组×4模式或四元组对×8模式操作中的实际上不被需要的任何通道30，如有需要可以以×1模式独立操作以作其它用途。

【0052】可以注意到(类似于图1)，图7所示的实施例在任意数量的相邻四元组20之间可以是模块化的。此外，这种扩展阵列的任意两个相邻的四元组可以以×8模式在一起操作。图7所示的排列可以用于图2的主通道元件110和140的任何或全部的输出信号。按照支持处理所需数量的信号的需求，图7所示的实例被复制和被使用。

【0053】需要理解的是，上文所述仅是对本发明原理的示例性说明，本领域技术人员可以在不脱离本发明的范围和精神的前提下做出各种修改。例如，所示的和所描述的实施例中所使用的各种类型的电路元件的数目仅是示例性的，如果有需要，可以改为使用其它(更多或更少)数目的各种元件。仅作为这里的一个具体例子，四元组20的四个通道30可以替换为其它数目(多个)的通道30的组，块或者子集20。此处所示出具体的几何排列也仅是示例性的，如有需要可以更改。例如，四元组20的其它排列(例如，不是垂直的列而是水平的行)也是同样可能的。四元组中的主通道30-0的位置是任意的(虽然从降低×8模式偏斜的角度出发，主通道30-0最好靠近从该主通道获取其×8主信号的副四元组)。×8模式中，主副四元组20的相对位置是任意的。

Claims (21)

1.一种集成电路，其包括：

多个数据通信电路通道，所述通道被分组为所述通道的多个子集；

第一和第二信号分发导线，其与每个所述子集相联，并且延伸邻近所述相联子集中的所有通道；

用于将与每个子集相联的所述第一导线连接到相邻子集的所述第二导线的电路；以及

用于允许每个子集中的每个通道从与该子集相联的所述第一导线或第二导线获取信号的电路。

2.根据权利要求1所述的集成电路，其中每个第一导线仅延伸邻近所述相联子集中的通道。

3.根据权利要求2所述的集成电路，其中每个第二导线仅延伸邻近所述相联子集中的通道。

4.根据权利要求1所述的集成电路，其中所述第一导线是第一导线迹线中分离的导线段，其延伸邻近所述多个通道中的所有通道；且其中所述第二导线是第二导线迹线中分离的导线段，其延伸邻近所述多个通道中的所有通道。

5.根据权利要求1所述的集成电路，其中所述用于连接的电路包括缓冲器电路。

6.根据权利要求1所述的集成电路，其进一步包括：

信号源电路，其与每个所述子集相联，用以将信号施加到与该子集相联的所述第一导线。

7.根据权利要求6所述的集成电路，其中所述信号源电路是除所述相联子集的通道以外的。

8.根据权利要求6所述的电路，其中所述信号源电路是所述相联子集中通道之一内的电路。

9.根据权利要求6所述的集成电路，其中所述信号源电路包括时钟信号源电路。

10.根据权利要求6所述的集成电路，其中所述信号源电路包括写使能信号源电路。

11.根据权利要求6所述的集成电路，其中所述信号源电路包括读使能信号源电路。

12.根据权利要求10所述的集成电路，其中所述写使能信号源电路包括用于在复位释放事件后产生预定数目时钟信号周期的写使能信号的电路。

13.根据权利要求11所述的集成电路，其中所述读使能信号源电路包括用于在复位释放事件后，产生预定数目时钟信号周期的读使能信号的电路。

14.根据权利要求1所述的集成电路，其中所述用于允许的电路额外允许每个通道替换性地从该通道的电路中获取所述信号。

15.一种集成电路，其包括：

多个数据通信电路通道，所述通道被分组为所述通道的多个子集；

第一信号分发导线，其与每个所述子集相联，并延伸邻近所述相联子集的所有通道；

第二信号分发导线，其与一对相邻子集相联，并延伸邻近所述相联的对的所有通道；

信号源电路，其与每个所述子集相联，用于选择性地将信号施加到与该子集相联的所述第一和第二导线；以及

用于允许每个子集中的每个通道从与该子集相联的所述第一导线或者第二导线获取信号的电路。

16.根据权利要求15所述的集成电路，其中所述与每个所述子集相联的信号源电路是所述相联子集中通道之一内的电路。

17.根据权利要求15所述的集成电路，其中所述用于允许的电路额外地允许每个通道替代性地从该通道的电路中获取所述信号。

18.一种集成电路，其包括：

多个数据通信电路通道，所述通道被分组为所述通道的多个子集；

延伸邻近所有所述通道的第一和第二导线迹线；

所述第一迹线中的多个分离的第一导线段，这些段中的每一个延伸邻近各自所述子集的所有所述通道；

所述第二迹线中的多个分离的第二导线段，这些段中的每一个延伸邻近各自所述子集的所有所述通道；

与每个子集相联的连接电路，其用于将与该子集相联的所述第一导线连接到与相邻子集相联的所述第二导线；以及

用于允许每个所述子集的每个所述通道从与该子集相联的所述第一导线或者第二导线中获取信号的电路。

19.根据权利要求18所述的集成电路，其中每个所述子集包括将信号施加到与该子集相联的所述第一导线段的信号源电路。

20.根据权利要求19所述的集成电路，其中所述与每个所述子集相联的源信号电路是所述相联子集的通道之一内的电路。

21.根据权利要求18所述的集成电路，其中所述用于允许的电路额外允许每个通道替代性地从该通道的电路获取所述信号。

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