CN1871817A

CN1871817A - 可定标的设备到设备互连

Info

Publication number: CN1871817A
Application number: CNA2004800308962A
Authority: CN
Inventors: 布拉德利·布思; Q·勒
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 2003-08-20
Filing date: 2004-08-18
Publication date: 2006-11-29
Anticipated expiration: 2024-08-18
Also published as: TW200531475A; EP1668832A1; EP1668832B1; WO2005020513A1; DE602004023867D1; US20050044257A1; TWI272797B; ATE447276T1; CN1871817B; US7516237B2

Abstract

所描述的是用于将数据传送到一个或更多个数据通道接口或者从一个或更多个数据通道接口接收数据的设备和系统。每一个数据通道接口均能将串行数据信号传送到设备到设备互连中的数据通道和从设备到设备互连中的数据通道接收串行数据信号。至少可以部分地基于将串行数据信号活动地传送到所述设备到设备互连或从所述设备到设备互连活动地接收串行数据信号的所述数据通道接口的数量来改变实际的数据速率。

Description

可定标的设备到设备互连

背景

1.技术领域

这里公开的主题涉及设备之间的接口。具体来说，这里所公开的主题涉及能够以多于一个的数据速率来传送或者接收数据的设备。

2.信息

印刷电路板(PCB)上的半导体设备通常通过设备到设备互连(DDI)进行通信。这样的DDI通常包括在PCB中形成的用于在设备之间传输信号的铜迹线(trace)。可以利用焊接连接或者固定到PCB上的设备插座将设备耦合到DDI。

IEEE标准802.3ae-2002的第47款定义了一种10吉比特附接单元接口(XAUI)，用于在数据通道(lane)中的设备之间传输数据。每一数据通道通常使用差分信号对(differential signaling pair)来在设备之间传输串行数据信号。XAUI通常被耦合到10吉比特介质无关接口(XGMII)，所述接口能够以每秒10吉比特的数据速率来传送或者接收数据。此外，XAUI格式可以被用于在Infiniband 4x电缆上传输数据，所述Infiniband 4x电缆在IEEE P802.3ak工作组目前正在探讨的10GBASE-CX4建议标准中有所描述。

附图说明

将参考下面的附图描述本发明的非限制性且非穷举的实施方案，在附图中，除非另有规定，否则相同的标号贯穿各图指示相同的部分。

图1根据本发明的实施方案示出了利用设备到设备互连(DDI)耦合的设备的原理图。

图2根据图1中所示设备的实施方案示出了利用DDI的四个数据通道耦合的设备的原理图。

图3根据图1中所示设备的实施方案示出了利用DDI的两个数据通道耦合的设备的原理图。

图4根据图1中所示设备的实施方案示出了利用DDI的一个数据通道耦合的设备的原理图。

图5根据图2到图4中所示设备的实施方案，示出了能够基于向DDI活动地(actively)传送数据或者活动地从DDI接收数据的数据通道的数量来选择性地改变数据速率的设备的原理图。

具体实施方式

贯穿本说明书，提及“一个实施方案”或“实施方案”意指结合该实施方案所描述的特定特征、结构或特性被包括在本发明的至少一个实施方案中。因此，在说明书中各处，短语“在一个实施方案中”或者“实施方案”的出现不一定全都指同一个实施方案。此外，可以在一个或更多个实施方案中组合所述特定特征、结构或特性。

这里所指的“机器可读”指令涉及可被一个或更多个机器所理解、用于执行一项或更多项逻辑操作的表示形式。例如，机器可读指令可以包括可被处理器编译器解释、用于对一个或更多个数据对象执行一项或更多项操作的指令。但是，这仅仅是机器可读指令的实施例，并且，本发明的实施方案在这个方面不受限制。

这里所指的“机器可读介质”涉及能够保持可被一个或更多个机器理解的表示形式的介质。例如，机器可读介质可以包括一个或更多个用于储存机器可读指令或数据的储存设备。这些储存设备可以包括诸如光学、磁性或半导体储存介质的储存介质。但是，这些仅仅是机器可读介质的实施例，并且，本发明的实施方案在这个方面不受限制。

这里所指的“逻辑”涉及用于执行一个或更多个逻辑操作的结构。例如，逻辑可以包括基于一个或更多个输入信号来提供一个或更多个输出信号的电路。这种电路可以包括接收数字输入并提供数字输出的有限状态机，或者响应于一个或更多个模拟输入信号提供一个或更多个模拟输出信号的电路。可以在专用集成电路(ASIC)或者现场可编程门阵列(FPGA)中提供这样的电路。而且，逻辑可以包括储存在存储器中的机器可读指令以及用于执行这些机器可读指令的处理电路。但是，这些仅仅是可以提供逻辑的结构的实施例，并且，本发明的实施方案在这个方面不受限制。

这里所指的“设备到设备互连”(DDI)涉及在设备之间传输数据的数据链路。例如，可以由电路板上容纳(receive)设备的设备插座之间形成的导电迹线来形成DDI。DDI可以经过耦合在背板(backplane)上的两个设备之间的多个设备，并且包括将设备彼此耦合的导电迹线。在另一个实施例中，DDI可以包括耦合在两个连接器之间的电缆，所述连接器在电缆的相反两端。然后每个连接器可以通过导电迹线在所述电缆和耦合到连接器的设备之间传输数据。但是，这些仅仅是DDI的实施例，并且，本发明的实施方案在这些方面不受限制。

在DDI中形成的数据链路可以包括多个“数据通道(data lane)”，其中每一个数据通道可以独立于其他数据通道地从源(source)向目的地(destination)传送数据。数据链路中的每一个数据通道可以在传输介质中传送符号，所述符号在目的地处被解码为数据位(bit)。但是，这仅仅是可以用来在DDI中传送数据的数据通道的实施例，并且，本发明的实施方案在这些方面不受限制。这里所指的“成对数据通道”或者“数据通道对”涉及耦合在第一和第二设备之间的两个数据通道，包括将数据从第一设备传送到第二设备的第一数据通道和将数据从第二设备传送到第一设备的第二数据通道。

这里所指的“数据通道接口”涉及设备的一部分，它能将信号传送到数据通道或者从数据通道接收信号。例如，数据通道接口可以包括能够利用钎料键合或者设备插座耦合到印刷电路板中形成的数据通道的导电引脚。可替换地，数据通道接口可以包括能够通过电缆连接器耦合到电缆的导电引脚。但是，这些仅仅是数据通道接口的实施例，并且，本发明的实施方案在这些方面不受限制。

这里所指的“串行数据信号”涉及包括被编码为符号串的信息的信号。例如，串行数据信号可以包括在传输介质中传送的符号串，其中，每一个符号被在符号周期内传送。但是，这些仅仅是串行数据信号的实施例，并且，本发明的实施方案在这些方面不受限制。

这里所指的“差分对信号”涉及一对用于将编码数据传送到目的地的同步信号。例如，差分对可以传送包括要在目的地处被解码用于数据恢复的符号的串行数据信号。这样的差分对可以将每一个符号作为两个传输介质中的每一个上的电压传送。但是，这些仅仅是差分对的实施例，并且，本发明的实施方案在这些方面不受限制。

这里所指的“活动地传送”涉及数据通道接口在将数据传送到数据通道时的状态。例如，数据通道接口可以在耦合到数据通道时活动地传送串行数据信号，并且，在存在要传送的数据时至少周期性地将电压信号施加到数据通道触点。这里所指的“活动地接收”涉及数据通道接口在从数据通道接收数据时的状态。例如，数据通道接口可以在耦合到数据通道时活动地接收串行数据信号，并且，当数据通道正向数据通道接口传送电压时至少周期性地从所述数据通道接收一个或更多个电压信号。但是，这仅仅是何时数据通道接口可以活动地传送或者活动地接收的实施例，并且，本发明的实施方案在这些方面不受限制。

这里所指的“8B10B编码方案”涉及过程，利用所述过程可以将8位数据字节(byte)编码为10位“码组(code group)”，或者，利用所述过程可以将10位码组解码为8位数据字节。这里所指的“8B10B编码器”涉及将8位数据字节编码为10位码组的逻辑，并且这里所指的“8B10B解码器”涉及从10位码组解码8位字节的逻辑。这里所指的“8B10B编解码器”涉及8B10B编码器和8B10B解码器的组合。

这里所指的“状态机”涉及可以定义一个或更多个状态的逻辑。例如，状态机可以通过改变其一个或更多个状态来对输入作出响应。状态机可以从源接收数据输入并将数据输出提供给目的地，其中所述数据输出指示状态机的一个或更多个状态。可以用特定数据格式和特定数据速率将这样的数据输出提供给目的地。但是，这些仅仅是状态机的实施例，并且，本发明的实施方案在这些方面不受限制。

这里所指的“介质无关接口”(MII)涉及以与用于传送数据的特定传输介质无关的格式，从源接收所述数据或者将所述数据传送到目的地的接口。例如，数据收发机可以响应于在MII处接收到的数据，以数据传输格式将数据传送到传输介质。而且，数据收发机可以响应于从传输介质以数据传输格式接收到数据，将数据提供给MII。MII也可以从耦合到DDI中的一个或更多个数据通道的状态机接收数据或将数据提供给所述状态机。这里所指的“吉比特MII”(GMII)涉及能够以大约每秒一吉比特的数据速率从源接收数据或者将数据传送到目的地的MII。这里所指的“10吉比特MII”(XGMII)涉及能够以大约每秒十吉比特的数据速率从源接收数据或者将数据传送到目的地的MII。但是，这些仅仅是MII的实施例，并且，本发明的实施方案在这些方面不受限制。

这里所指的“附接单元接口”(AUI)涉及能够在连到数据网络的传输介质的附接设备和数据终端设备之间传送数据的物理介质。这里所指的“扩展附接单元接口”(XAUI)涉及能够在MII和数据收发机之间传送数据的数据链路。这里所指的“10吉比特扩展附接单元接口”(XAUI)涉及能够在XMII和数据收发机之间传送数据的扩展附接单元接口。针对例如每秒40或者100吉比特的更高数据速率，可以定义其他的扩展附接单元接口。

简单地说，本发明的实施方案涉及以一种数据速率将数据传送到一个或更多个数据通道接口或者从一个或更多个数据通道接口接收数据的设备。每一个数据通道接口均能够将串行数据信号传送到设备到设备互连中的数据通道，或从所述数据通道接收串行数据信号。至少可以部分地基于数据通道接口的数量改变所述数据速率，所述数据通道接口将串行数据信号活动地传送到设备到设备互连或者从设备到设备互连活动地接收串行数据信号。但是，这仅仅是示范性实施方案，并且本发明的其他实施方案在这些方面不受限制。

图1根据本发明的实施方案示出了利用DDI 14耦合的设备12的原理图。根据实施方案，DDI 14可以包括在印刷电路板(未示出)的铜迹线中或者耦合在设备12之间的电缆中形成的多个数据通道(未示出)。但是，这仅仅是在DDI中可以如何形成数据通道的实施例，并且本发明的实施方案在这个方面不受限制。每一个数据通道均可以用一个或更多个差分对信号来传送或者接收数据。但是，这仅仅是在数据通道中可以如何传送数据的实施例，并且本发明的实施方案在这个方面不受限制。

对于全双工通信，对应的数据通道对可以采用两个差分对信号(例如，一个差分对信号用于在第一数据通道上从设备传送数据，而一个差分信号对用于在第二数据通道上在所述设备处接收数据)。可替换地，单个数据通道可以采用单个差分对信号用于以半双工工作模式进行通信。但是，这仅仅是可以如何使用差分对信号实施全双工或者半双工通信的实施例，并且，本发明的实施方案在这些方面不受限制。

根据实施方案，除了耦合到DDI 14以外，设备12和16还可以耦合到几个数据通信系统和/或输入/输出体系结构中的任何一个中的其他设备。例如，设备12或16中的任何一个均可以包括用于耦合到例如介质访问控制器(MAC)(未示出)的其他设备的介质无关接口(MII)。这样的MAC可以将设备12或16耦合到几个其他的I/O设备中的任何一个，例如复用数据总线、多端口交换结构或背板以太网交换机(backplane ethernet switch)。MAC还可以将设备12或16耦合到一个或更多个分组(packet)分类设备(例如用于网络协议处理)，例如网络处理器或者分组分类ASIC。但是这些仅仅是可以通过MAC耦合到MII的设备的实施例，并且本发明的实施方案在这些方面不受限制。

在另一个实施方案中，设备12或16可以包括耦合到物理层通信设备(未示出)的MII，所述物理层通信设备用于在例如同轴线、光纤或双绞线电缆的传输介质中传送或者接收数据。但是，这些仅仅是可以用于在MII处传送或者接收数据的数据传输介质的实施例，并且本发明的实施方案在这些方面不受限制。

在替换的实施方案中，设备12或16可以独立于MII地和MAC或者物理层通信设备集成在一起。例如，设备12或16可以包括独立于MAC地与MAC或物理层通信设备集成在一起的传送或接收状态机。但是，这些仅仅是替换性的实施方案，并且本发明其他的实施方案在这些方面不受限制。

图2到图4示出了设备22的使用，设备22能够从具有两个、四个或八个数据通道对的DDI传送或接收数据。设备22还可以包括用于在DDI和另一设备(例如MAC或物理层通信设备，未示出)之间传送数据的MII(未示出)。可替换地，设备22可以独立于这样的MII地和MAC或者物理层通信设备集成在一起。在任一个这样的实施方案中，设备22均可以以一种数据速率在DDI和其他设备之间传送数据。在参考图2到图4描述的具体实施方案中，每一个数据通道均能够以例如每秒2.5吉比特(例如，包括开销大约是每秒3.125吉比特)的设定数据速率全双工地传送数据。但是这仅仅是数据通道的示范性数据速率，并且其他的实施方案可以涉及以不同的速率来传送数据的数据通道。根据实施方案，设备22可以基于用来在DDI中活动地传送或接收数据的数据通道的数量来改变在所述DDI和另一设备(例如MAC或物理层通信设备，未示出)之间传送数据的数据速率。

在图2中，包括四个耦合到设备22的数据通道对28(其中对28中的第一数据通道从设备22传送第一串行数据信号，并且对28中的第二数据通道从设备22传送走第二串行数据信号)的DDI 24可以将设备22耦合到根据IEEE标准802.3ae-2002的第47款工作的10吉比特介质无关接口扩展器子层(XGXS)设备26。DDI 24可以提供10吉比特附接单元接口(XAUI)。因此，设备22可以被配置为以大约每秒10吉比特的数据速率将数据传送到DDI 24或从DDI 24接收数据的XGXS设备。

在图3中，包括两个数据通道对38的DDI 34可以将设备22耦合到设备36，设备36能够以大约每秒5吉比特的数据速率在设备22和36之间传送数据(例如作为5000BASE-X设备)。因此，设备22可以被配置成以大约每秒5吉比特的数据速率将数据传送到DDI 34或从DDI 34接收数据。

在图4中，包括单个数据通道对48的DDI 44可以将设备22耦合到设备46，设备46能够以大约每秒2.5吉比特的数据速率在设备22和46之间传送数据(例如作为2500BASE-X设备)。因此，设备22可以被配置成以大约每秒2.5吉比特的数据速率将数据传送到DDI 44或从DDI 44接收数据。

在上面参考图2到图4描述的实施方案中，除了设备22以外，设备26、36或46中的任何一个均可以类似地被配置成在一个、两个或四个数据通道对上传送或者接收数据。在这些具体实施方案中，一个、两个或者四个数据通道对的DDI均可以用来在设备22与设备26、36或46中的任何一个之间传送数据。这些设备26、36或46中的任何一个也可以具有基于DDI中的数据通道的数量来改变将数据传送到DDI或从DDI接收数据的数据速率的能力。

图5根据图2到图4中所示设备22的实施方案，示出了能够基于向DDI活动地传送数据或者从DDI活动地接收数据的数据通道的数量来选择性地改变MII 124处数据速率的设备102的原理图。可以使用逻辑设计领域普通技术人员公知的技术，在一个或更多个半导体设备中形成设备102。可替换地，一个或更多个所示部分可以被实现为可被处理器或者微控制器执行的机器可读指令。但是这些仅仅是可以如何实现在MII和DDI之间传送数据的设备的实施例，并且本发明的实施方案在这些方面不受限制。

设备102可以包括能够将信号传送到一个或更多个数据通道对112或从一个或更多个数据通道对112接收信号的物理介质相关(PMD)子层区段(section)110，以及能够将数据传送到MII 124或从MII 124接收数据的物理编码子层(PCS)区段106。物理介质附接(PMA)子层区段108被耦合到PMD区段110和PCS区段106，以便响应于来自PMD区段110的信号将并行数据信号传送到PCS区段106，并响应于来自PCS区段106的并行数据信号将编码数据信号传送到PMD区段110。

PMD区段110包括多个数据通道接口(DLI)114和115，其中每一个DLI均可以耦合到相关联的数据通道112。每一个DLI 114和115均可以包括导电引脚(未示出)，所述导电引脚被调适为利用例如钎料键合或设备插座耦合到印刷电路板上的导电元件。可替换地，每一个DLI 114和115均可以通过导电电缆连接器耦合到电缆。每一个DLI均可以包括一组导电引脚，用于将串行数据传送到相关联的数据通道112或从相关联的数据通道112接收串行数据。相关联的数据通道112可以将串行数据信号作为差分对信号传送到DDI或从DDI接收作为差分对信号的串行数据信号。

对于PMD区段110中的每一个DLI 115，PMD区段108可以包括时钟和数据恢复(CDR)及解串器电路116。响应于来自相关联的DLI 115的差分对信号，CDR部分可以产生串行数据。响应于来自CDR部分的串行数据，解串器部分可以以字节为间隔向PCS区段106提供10位并行数据字(word)。类似地，对于每一个DLI 114，响应于从PCS区段106以字节为间隔接收到10位并行数据字，串行器电路118可以产生串行数据供通过DLI 114传输(例如通过印刷电路板迹线，或者通过10GBASE-CX实现中的连接器和电缆)。

对于PMD区段110中的每一个DLI 115，PCS区段106可以包括同步电路122和8B10B解码器120。从接收自PMA区段108的10位并行数据中，同步电路122可以如IEEE标准802.3ae-2002的第48.2.4.2.1款中所描述的那样检测连续的10位“码组”之间的边界。然后8B10B解码器120可以如IEEE标准802.3-2000的第36款中描述的那样将连续的10位码组解码为8位字节，并将解码的字节提供给对齐和去歪斜(deskew)状态机130。响应于以字节为间隔从传送状态机126接收到8位字节，8B10B编码器123可以将每一个8位字节编码为10位码组，供在相关联的DLI 114上传输。

根据实施方案，在8B10B解码器120处接收到的码组包括编码数据和控制符号，例如指示在数据通道中接收到的数据的时间上的对齐的对齐字符。可以在随机时刻在数据通道中插入对齐字符。例如，对齐字符的插入可以在帧间间隙期间或空闲周期期间发生，以便降低数据开销的影响。除了向对齐和去歪斜状态机130提供解码的8位字节以外，8B10B解码器120还可以指示检测到的对齐字符在解码的8位字节中的位置。可替换地，对齐和去歪斜状态机130可以独立于8B10B解码器120确定对齐字符的位置。从每一个从数据通道112活动地接收数据的DLI 115接收到解码的8位字节，对齐和去歪斜状态机130可以级联(concatenate)四个对齐的字节形成要提供给接收状态机128的32位字。如果正从四个数据通道112(如图2中所示)活动地接收串行数据信号，则对齐和去歪斜状态机130可以从这四个数据通道的每一个中选择对齐的字节来形成所述32位字。如果正从恰好两个数据通道112(如图3中所示)活动地接收串行数据信号，则对齐和去歪斜状态机130可以选择两个接收自数据通道112的每一个的对齐的字节来形成所述32位字。如果正从恰好1个数据通道112(如图4中所示)活动地接收串行数据信号，则对齐和去歪斜状态机130可以组合四个连续的接收字节来形成所述32位字。

根据实施方案，在设备102和通过一个或更多个数据通道112耦合到设备102的远程设备(未示出)之间的位置处可以检测到在进入(inbound)或接收路径(path)上接收到的“本地链路故障”。而且，在检测到本地链路故障以后，可以在远程设备以远(beyond)的位置检测到输出或传送路径上提供的“远程链路故障”。接收状态机128可以从远程设备接收指示这种本地或者远程链路故障的链路故障信号。类似地，传送状态机126可以将指示本地链路故障或远程链路故障(例如在MAC 104以远的位置检测到的链路故障)的链路故障信号传送到远程设备。

根据实施方案，如果四个数据通道对(通道0到3)正活动地传送数据(即四个DLI 114中的每一个均在数据通道112中传送串行数据信号，并且四个DLI 115中的每一个均在从数据通道112接收串行数据信号)，则链路故障信号可以被接收状态机128接收，或者被传送状态机126传送，如IEEE标准802.3ae-2002第46.3.4款中规定的那样。这里，四个对齐的字节，即在四个数据通道的每一个上传送/接收的一个字节，可以提供链路故障信号(例如通道0中的顺序控制字符、通道1和2中的数据字符0x00，和通道3中的数据字符0x01来指示本地故障，或者和通道3中数据字符0x02来指示远程链路故障)。如果单个数据通道对正活动地传送数据(即单个DLI 114正在数据通道112中传送串行数据信号，并且单个DLI 115正从数据通道112接收串行数据信号)，则连续地传送/接收的四个字节可以提供链路故障信号(例如传送顺序控制字符、两个数据字符0x00，和数据字符0x01来指示本地链路故障，或者和数据字符0x02来指示远程链路故障)。可替换地，可以在两个串行字节中传送/接收链路故障信号(例如数据字符0x01跟随着顺序控制字符指示本地链路故障，或者数据字符0x02跟随着顺序控制字符指示远程链路故障)。

如果恰好两个数据通道对正活动地传送数据(即两个DLI 114中的每一个正在数据通道112中传送串行数据信号，并且两个DLI 115中的每一个正从数据通道112接收串行数据信号)，则链路故障信号可以作为四个字节传送/接收，在第二字节间隔中传送的两个对齐的字节跟随着在第一字节间隔中传送的两个对齐的字节。例如，前两个对齐的字节可以包括顺序控制字符和数据字符0x00。后两个对齐的字节可以包括数据字符0x00和指示本地链路故障的数据字符0x01或指示远程链路故障的数据字符0x02。作为对在第一字节间隔中传送两个对齐的字节，跟着在第二字节间隔中传送两个对齐字节的替换，可以在单个字节间隔中传送两个对齐的字节，其中第一对齐的字节提供顺序控制字符，并且第二字节提供数据字符0x01以指示本地链路故障或者提供数据字符0x02以指示远程链路故障。

一旦从对齐和去歪斜状态机128接收到32位字，接收状态机128可以格式化该32位字，供作为32位信号数据信号在MII 124中传输。例如，在MII 124包括如IEEE标准802.3ae-2002的第46款中描述的XGMII所规定的信号格式的情况下，可以将该32位字格式化，供作为信号RXD<31:0>与控制字RXC<3:0>一起传输。因此，接收状态机128可以以时钟信号RX_CLK的间隔，例如在时钟信号RX_CLK的上升沿或下降沿，将格式化为RXD<31:0>的32位字传送到MII 124。类似地，传送状态机126可以以时钟信号TX_CLK的间隔，例如在时钟信号TX_CLK的上升沿或下降沿，从MII 124与控制字TXC<3:0>一起接收格式化为例如XGMII信号TXD<31:0>的32位字。MAC 104可以产生和控制这样的时钟信号TX_CLK。

对于从MII 124接收到的每一个32位字，传送状态机126可以在正活动地传送数据的数据通道112间分割该32位字(例如，如果四个数据通道正活动地传送，则每个数据通道112一个字节；如果两个数据通道正活动地传送，则每个数据通道112两个字节；如果一个数据通道正活动地传送，则单个数据通道112上4个字节)。然后，每一个活动地传送的数据通道112的相关联8B10B编解码器120可以将每一个字节编码为相应的10位码组，供通过PMA区段108和PMD区段110传输到数据通道112。

根据实施方案，设备102可以保持两个时钟域，第一时钟域用于控制传送状态机126和接收状态机128处(例如还有MII 124处)的数据速率，并且第二时钟域用于控制各个数据通道112处的数据传输和接收。时钟信号TX_CLK或RX_CLK可以参考控制第一时钟域的第一公共时钟信号。第一公共时钟信号还可以控制传送状态机126和接收状态机128的执行。通过提高或者降低第一公共时钟信号的频率，可以提高或者降低传送状态机126将数据传送到数据通道112的数据速率以及接收状态机128将数据提供给MAC 104的数据速率。例如，通过改变第一公共时钟信号的频率，时钟信号TX_CLK或RX_CLK(参考第一公共时钟信号)可以具有大约156.25MHz的频率，以便将MII 124处的数据速率保持在大约每秒10吉比特(例如如果四个数据通道112正活动地传送数据并且四个数据通道112正活动地接收数据)，时钟信号TX_CLK或RX_CLK可以具有大约78.12MHz的频率以便将MII 124处的数据速率保持在大约每秒5吉比特(例如如果两个数据通道112正活动地传送数据并且两个数据通道112正活动地接收数据)，以及时钟信号TX_CLK或RX_CLK可以具有大约39.06MHz的频率以便将MII 124处的数据速率保持在大约每秒2.5吉比特(例如如果一个数据通道112正活动地传送数据并且一个数据通道112正活动地接收数据)。

根据实施方案，第二公共时钟信号可以控制CDR及解串器电路116、同步电路122和正从相关联的数据通道112活动地接收串行数据信号的8B10B解码器120。类似地，第二公共时钟信号可以控制串行器电路118和正在相关联的数据通道112中活动地传送串行数据信号的8B10B解码器123。根据实施方案，第二公共时钟信号可以独立于控制第一时钟域的公共时钟信号的变化，控制以固定的数据速率(例如大约每秒3.215吉比特)把串行数据传送到数据通道112或者从数据通道112接收串行数据。

根据实施方案，可以使用普通技术人员公知的时钟分频(clock dividing)电路从第一和第二公共时钟信号中较快的来产生第一和第二公共时钟信号中较慢的。根据实施方案，可以基于对正将串行数据信号活动地传送到数据通道112的DLI 115的数量或者正从数据通道112活动地接收串行数据信号的DLI 114的数量的指示来控制第一时钟域的第一公共时钟信号。在一个实施方案中，PMD区段110可以给PCS区段106提供指示哪个DLI 114正从相关联的数据通道112接收信号的四位信号signal-detect<3:0>(例如如IEEE P802.3ak第54.6.5款中规定的那样，其中PMD signal detect n指示数据通道n是否正接收数据)。可替换地，PCS区段106可以在如IEEE标准802.3ae-2002的第45款中规定的管理数据输入/输出(“MDIO”)接口的寄存器中接收数据。但是，这些仅仅是PCS区段可以如何检测正在将数据传送到数据通道或者从数据通道接收数据的DLI的数量的实施例，并且本发明的实施方案在这些方面不受限制。基于正从数据通道112接收串行数据信号或者正将串行数据信号传送到数据通道112(例如四个、两个或一个数据通道112)的DLI的数量，可以设定第一公共时钟信号的频率以便相应地控制MII 124的数据速率。

虽然图5中所示的实施方案包括MII 124，但是应该理解，在其他实施方案中，传送状态机(例如传送状态机126)和接收状态机(例如接收状态机128)可以独立于MII地和MAC或物理层通信设备一起集成在单个设备中。因此，传送状态机可以用至少部分地基于活动地传送串行数据信号的数据通道的数量的数据速率，将数据从所述集成设备传送到DDI。类似地，接收状态机可以用至少部分地基于活动地传送串行数据信号的数据通道的数量的数据速率，将数据传送到所述集成设备。

虽然已经示出并描述了当前被认为是本发明的示范性实施方案的内容，但是本领域的技术人员将理解，不偏离本发明的真正范围，可以作出各种其他的修改，并且可以用等同物替换。此外，不偏离这里所描述的中心发明概念，可以作出很多修改，以便使得特定情况适应本发明的教导。因此，期望本发明不限于所公开的具体实施方案，而是包括落入所附权利要求书的范围内的所有实施方案。

Claims

1.一种系统，包括：

介质访问控制器(MAC)；以及

通信设备，所述设备包括：

耦合到所述MAC的介质无关接口(MII)，所述介质无关接口用于进行以一数据速率传送数据和接收数据中的至少一项；

多个数据通道接口，每一个数据通道接口均能够进行将串行数据信号传送到设备到设备互连中的数据通道和从设备到设备互连中的数据通道接收串行数据信号中的至少一项；以及

逻辑，所述逻辑至少部分地基于将串行数据信号活动地传送到所述设备到设备互连或从所述设备到设备互连活动地接收串行数据信号的所述数据通道接口的数量来改变所述数据速率。

2.如权利要求1所述的系统，其中，所述系统还包括耦合到所述MAC的交换结构。

3.如权利要求1所述的系统，其中，所述系统还包括耦合到所述MAC的分组分类设备。

4.一种设备，包括：

介质无关接口(MII)，所述介质无关接口用于进行以一数据速率传送数据和接收数据中的至少一项；

5.如权利要求4所述的设备，其中，每一个数据通道接口和用于传送串行数据信号的第一差分对以及用于接收串行数据信号的第二差分对相关联。

6.如权利要求5所述的设备，其中，所述多个数据通道接口能够将数据传送到10吉比特附接单元接口和从10吉比特附接单元接口接收数据。

7.如权利要求4所述的设备，其中，所述设备还包括：

多个8B10B解码器，每一个8B10B解码器均和所述数据通道接口其中之一相关联，每一个8B10B解码器均能够以第一时钟信号的第一间隔解码来自差分对的一个八位字节；

接收状态机，所述接收状态机用于以第二时钟信号的第二间隔向所述MII提供固定长度数据信号；以及

逻辑，所述逻辑基于从所述设备到设备互连活动地接收串行数据的所述数据通道接口的数量来改变所述第二间隔。

8.如权利要求4所述的设备，其中，所述设备还包括：

传送状态机，所述传送状态机用于以第一时钟信号的第一间隔从所述MII接收固定长度数据信号；

多个8B10B编码器，每一个8B10B编码器均和所述数据通道接口其中的一个相关联，每一个8B10B编码器均能够以第一时钟信号的第一间隔对所述固定长度的数据信号的一个八位字节进行编码，用于传输到差分对；以及

逻辑，所述逻辑基于将串行数据活动地传送到所述设备到设备互连的所述数据通道接口的数量来改变所述第二间隔。

9.如权利要求4所述的设备，其中，所述设备到设备互连包括印刷电路板迹线。

10.如权利要求4所述的设备，其中，所述设备到设备互连包括电缆。

11.一种方法，包括：

进行以一数据速率将数据传送到介质无关接口(MII)和从介质无关接口接收数据中的至少一项；

进行将串行数据信号传送到设备到设备互连中的一个或更多个数据通道和从设备到设备互连中的一个或更多个数据通道接收串行数据信号中的至少一项，每一个数据通道均通过相关联的数据通道接口耦合到所述MII；以及

至少部分地基于将串行数据信号活动地传送到所述设备到设备互连或从所述设备到设备互连活动地接收串行数据信号的所述数据通道接口的数量来改变所述数据速率。

12.如权利要求11所述的方法，所述方法还包括：

在第一差分对信号中将一个或更多个串行数据信号传送到所述设备到设备互连；以及

在第二差分对信号中从所述设备到设备互连接收一个或更多个串行数据信号。

13.如权利要求12所述的方法，所述方法还包括将数据传送到10吉比特附接单元接口和从10吉比特附接单元接口接收数据。

14.如权利要求11所述的方法，其中，所述方法还包括：

在一个或更多个数据通道接口处从所述设备到设备互连接收串行数据信号；

根据8B10B解码方案对所述串行数据信号进行解码，以便以字节为间隔提供八位字节；

以具有一频率的时钟信号的间隔向所述MII提供固定长度的数据信号；以及

基于从所述设备到设备互连活动地接收串行数据信号的所述数据通道接口的数量，改变所述时钟信号的所述频率。

15.如权利要求11所述的方法，其中，所述方法还包括：

以具有一频率的时钟信号的间隔，从所述M11接收固定长度的数据信号，所述固定长度的数据信号具有多个八位字节；

根据8B10B编码方案，将每一个八位字节编码为十位码组；

将所述码组通过一个或更多个数据通道接口传送到所述设备到设备互连；以及

至少部分地基于将串行数据活动地传送到所述设备到设备互连的数据通道接口的数量，改变所述时钟信号的所述频率。

16.如权利要求11所述的方法，其中，所述设备到设备互连包括印刷电路板迹线。

17.如权利要求11所述的方法，其中，所述设备到设备互连包括电缆。

18.一种系统，包括：

物理层通信设备，用于以一数据速率在传输介质和介质无关接口(MII)之间传送数据；以及

通信设备，所述通信设备包括：

19.如权利要求18所述的系统，其中，所述物理层通信设备被调适为在所述MII和光缆之间传送数据。

20.如权利要求20所述的系统，其中，所述物理层通信设备被调适为在所述MII和双绞线电缆之间传送数据。

21.一种设备，包括：

状态机，所述状态机用于进行以一数据速率传送数据和接收数据中的至少一项；

22.如权利要求21所述的设备，其中每一个数据通道接口和用于传送串行数据信号的第一差分对以及用于接收串行数据信号的第二差分对相关联。

23.如权利要求22所述的设备，其中，所述多个数据通道接口能够将数据传送到10吉比特附接单元接口和从10吉比特附接单元接口接收数据。

24.如权利要求21所述的设备，其中，所述数据速率由第一时钟信号的频率控制，并且其中，所述设备还包括：

多个8B10B解码器，每一个8B10B解码器均和所述数据通道接口其中之一相关联，每一个8B10B解码器均能够以由第二时钟信号的频率控制的速率解码来自差分对的一个八位字节；以及

逻辑，所述逻辑至少部分地基于从所述设备到设备互连活动地接收串行数据的所述数据通道接口的数量来改变所述第一时钟信号的所述频率。

25.如权利要求21所述的设备，其中，所述数据速率由第一时钟信号的频率控制，并且其中，所述设备还包括：

多个8B10B编码器，每一个8B10B编码器均和所述数据通道接口其中的一个相关联，每一个8B10B编码器均能够以由第二时钟信号控制的速率对所述固定长度的数据信号的一个八位字节进行编码，用于传输到差分对；以及

逻辑，所述逻辑至少部分地基于将串行数据活动地传送到所述设备到设备互连的所述数据通道接口的数量来改变所述第一时钟信号的所述频率。

26.如权利要求21所述的设备，其中，所述设备还包括MAC，用于进行以所述数据速率将数据传送到所述状态机和从所述状态机接收数据中的至少一项。

27.如权利要求21所述的设备，其中，所述设备还包括物理层通信设备，用于进行以所述数据速率将数据传送到所述状态机和从所述状态机接收数据中的至少一项。

28.如权利要求21所述的设备，其中，所述设备到设备互连包括印刷电路板迹线。

29.如权利要求21所述的设备，其中，所述设备到设备互连包括电缆。

30.一种方法，包括：

进行以一数据速率将数据传送到状态机和从状态机接收数据的中的至少一项；

进行将串行数据信号传送到设备到设备互连中的一个或更多个数据通道和从设备到设备互连中的一个或更多个数据通道接收串行数据信号其中的至少一项，每一个数据通道均通过相关联的数据通道接口耦合到所述状态机；以及

31.如权利要求30所述的方法，所述方法还包括：

32.如权利要求31所述的方法，所述方法还包括将数据传送到10吉比特附接单元接口和从10吉比特附接单元接口接收数据。

33.如权利要求30所述的方法，其中，所述方法还包括：

根据时钟信号的频率控制所述数据速率；

根据8B10B解码方案对所述串行数据信号进行解码，以便以字节为间隔提供八位字节；以及

基于从所述设备到设备互连活动地接收串行数据信号的所述数据通道接口的数量改变所述时钟信号的所述频率。

34.如权利要求30所述的方法，其中，所述方法还包括：

在所述状态机处以由具有一频率的时钟信号控制的速率接收固定长度的数据信号，所述固定长度的数据信号具有多个八位字节；

根据8B10B编码方案，将每一个八位字节编码为十位码组；