CN1841932A

CN1841932A - 缓冲器和有机发光显示器及采用该缓冲器的数据驱动电路

Info

Publication number: CN1841932A
Application number: CNA2006100583814A
Authority: CN
Inventors: 崔相武; 朴镕盛; 金阳完
Original assignee: Samsung SDI Co Ltd
Current assignee: Samsung Display Co Ltd
Priority date: 2005-03-31
Filing date: 2006-03-03
Publication date: 2006-10-04
Anticipated expiration: 2026-03-03
Also published as: KR100629576B1; CN100525107C

Abstract

本发明提供了一种缓冲器和具有利用该缓冲器的数据驱动电路的有机发光显示器。该缓冲器包括：第一电容器，用于接收模拟电压；第一反相器，具有连接到第一电容器的输入端；第二反相器，具有通过第二电容器连接到第一反相器的输出端的输入端；第三电容器，连接到第二反相器的输出端；第一晶体管，用于控制从第一电源流向数据线的电流，使得响应提供到第三晶体管的控制信号，缓冲输出电压被提供到数据线，其中，第三晶体管连接在数据线和第一电容器之间。

Description

缓冲器和有机发光显示器及采用该缓冲器的数据驱动电路

本申请要求于2005年3月31日在韩国知识产权局提交的第2005-27305号和第2005-27306号韩国专利申请的利益，其公开通过引用包含于此。

技术领域

本发明涉及一种缓冲器和有机发光显示器以及采用该缓冲器的数据驱动电路，具体地讲，涉及一种不管晶体管的阈值电压如何都能够提供准确的输出电压的缓冲器和有机发光显示器以及采用该缓冲器的数据驱动电路。

背景技术

已经开发了重量和体积都比CRT(阴极射线管)小的各种平板显示器。平板显示器包括液晶显示器、电场发射显示器、等离子体显示面板以及有机发光显示器等。有机发光显示器利用由电子和空穴的复合而发光的有机发光二极管来呈现图像。有机发光显示器利用来自外部源的输入数据来产生数据信号，并通过利用至少数据驱动电路和数据线将产生的数据信号提供给像素来显示具有期望亮度的图像。

数据驱动电路将输入数据转换为与灰阶值对应的电压，并将转换的电压作为数据信号通过缓冲器提供到数据线。各像素均接收与来自驱动电路的电压对应的电流。结果，在各像素内的有机发光二极管根据自身接收的电流来发光，从而显示预定的图像。

在上述的数据驱动电路中，缓冲器应该将数据信号提供给像素而在缓冲器的输入和输出之间没有压降。然而，传统的缓冲器提供具有压降的数据信号，该压降与晶体管的阈值电压对应。由此，数据信号的电压降低了晶体管的阈值电压那么多，结果，像素不能够显示具有期望亮度的图像。

发明内容

因此，特定实施例的一个方面提供了一种缓冲器，该缓冲器不产生具有晶体管阈值压降的输出。

一个实施例具有缓冲器，该缓冲器包括：第一电容器，包括第一电容器端和第二电容器端，该第一电容器被构造成在第一电容器端接收模拟电压，其中，该模拟电压是对缓冲器的输入；第一反相器，具有第一输入端和第一输出端，第一输入端连接到第一电容器的第二电容器端；第二电容器，具有第三电容器端和第四电容器端，第三电容器端连接到第一反相器的第一输出端；第二反相器，具有第二输入端和第二输出端，第二输入端连接到第二电容器的第四电容器端；第三电容器，具有第五电容器端和第六电容器端，第五电容器端连接到第二反相器的第二输出端；第一晶体管，连接到第三电容器的第六电容器端，该第一晶体管被构造成控制电流从第一电源到数据线的流动，使得缓冲电压被提供到数据线，其中，第一晶体管被构造成响应第三电容器提供的电压来控制电流；第二晶体管，连接到数据线和第一电容器的第一电容器端。

另一个实施例具有数据驱动电路，该数据驱动电路包括数-模转换器和多个缓冲器，其中，数-模转换器被构造成响应数据输入的位值来产生模拟电压，各缓冲器被构造成向数据线提供模拟电压，各缓冲器包括：第一电容器，包括第一电容器端和第二电容器端，该第一电容器被构造成在第一电容器端接收模拟电压，其中，该模拟电压是对缓冲器的输入；第一反相器，具有第一输入端和第一输出端，第一输入端连接到第一电容器的第二电容器端；第二电容器，具有第三电容器端和第四电容器端，第三电容器端连接到第一反相器的第一输出端；第二反相器，具有第二输入端和第二输出端，第二输入端连接到第二电容器的第四电容器端；第三电容器，具有第五电容器端和第六电容器端，第五电容器端连接到第二反相器的第二输出端；第一晶体管，连接到第三电容器的第六电容器端，该第一晶体管被构造成控制电流从第一电源到数据线的流动，使得缓冲电压提供到数据线，其中，第一晶体管被构造成响应第三电容器提供的电压来控制电流；第二晶体管，连接到数据线和第一电容器的第一电容器端。

附图说明

结合附图，特定实施例的这些和/或其它方面和优点将从下面的描述变得清楚并更易于理解，在附图中：

图1是示出根据一个实施例的有机发光显示器的示意图；

图2是示出图1中描述的数据驱动电路的一个实施例的框图；

图3是示出图1中描述的数据驱动电路的另一个实施例的框图；

图4是根据一个实施例的缓冲器的结构的示意性电路图；

图5是示出提供到图4中描述的缓冲器的控制信号的时序图；

图6是示出图4中描述的缓冲器的特定节点的电压值的时序图；

图7是根据另一个实施例的缓冲器的结构的示意性电路图；

图8是示出提供到图7中描述的缓冲器的控制信号的时序图；

图9A至图9C是示出提供到图7中描述的缓冲器的控制信号的时序图。

给出下面的示例是出于描述的目的而不是旨在限制本发明的范围。

具体实施方式

在下文中，将参照附图来描述特定的实施例。当一个元件连接到另一个元件时，这一个元件不仅可以直接连接到另一个元件，还可以通过第三元件间接连接到另一个元件。此外，为了清晰起见，省略了一些元件。另外，相同的标号始终指相同的元件。

图1示出了根据本发明的有机发光显示器。参照图1，根据一个实施例的有机发光显示器包括：像素部分130，具有与多条扫描线S1～Sn和多条数据线D1～Dm形成阵列的像素140；扫描驱动器110，配置成驱动扫描线S1～Sn；数据驱动器120，配置成驱动多条数据线D1～Dm；时序控制器1 50，配置成控制扫描驱动器110和数据驱动器120。

扫描驱动器110响应于来自时序控制器150的扫描驱动控制信号SCS来产生扫描信号，并顺序地将产生的扫描信号提供到扫描线S1～Sn。扫描驱动器110也响应于扫描驱动控制信号SCS来产生发光控制信号，并顺序地将产生的发光控制信号提供到发光控制线E1～En。

数据驱动器120响应于来自时序控制器150的数据驱动控制信号DCS来产生数据信号，并将产生的数据信号提供到数据线D1～Dm。数据驱动器120至少具有第一数据驱动电路129。数据驱动电路129将输入数据转换为将被驱动到数据线D1～Dm的数据信号。以下将解释数据驱动电路129的详细结构。

时序控制器150产生数据驱动控制信号DCS和扫描驱动控制信号SCS。数据驱动控制信号DCS提供给数据驱动器120，扫描驱动控制信号SCS提供给扫描驱动器110。时序控制器150也将输入数据Data提供给数据驱动器120。

像素部分130接收第一电源ELVDD和第二电源ELVSS。第一电源ELVDD和第二电源ELVSS被提供到各像素140。接收第一电源ELVDD和第二电源ELVSS的像素140对应于数据驱动电路129提供的数据信号来显示图像。

图2示出根据图1中描述的数据驱动电路的示例性实施例的框图。在该示例中的数据驱动电路包括能够连接的j(j是正整数)个通道和j条数据线。参照图2，数据驱动电路129包括：移位寄存器121，用于顺序地产生取样信号；取样锁存器部分122，用于响应于取样信号来顺序地存储数据；保持锁存器部分123，用于存储来自取样锁存器部分122的数据，并将存储的数据提供给数-模转换器125(在下文中称作“DAC”)；DAC 125，用于对应于所述数据来产生模拟电压；缓冲器单元126，用于将模拟电压提供到数据线D。

移位寄存器121从时序控制器150接收源移位时钟SSC和源起始脉冲SSP。在接收了源起始脉冲SSP后，移位寄存器121产生j个取样信号，在源移位时钟SSC的每个周期内产生一个取样信号。

取样锁存器部分122响应于取样信号来顺序地存储数据。取样锁存器部分122具有j个用于存储数据的取样锁存器，其中每个锁存器具有与数据中的位的数目对应的位宽。例如，在数据具有k位的情况下，各锁存器被配置成k位的大小。

当从时序控制器150接收源输出使能信号SOE时，保持锁存器部分123从取样锁存器部分122接收数据。在接收了数据后，当从时序控制器150接收下一个源输出使能信号SOE时，保持锁存器部分123将存储的数据提供到DAC 125。保持锁存器部分123包括j个各具有k位大小的保持锁存器。

DAC 125对应于数据的位值来产生模拟电压，并将产生的电压提供给缓冲器单元126。

缓冲器单元126包括缓冲器127，缓冲器127缓冲来自DAC 125的数据信号并将它们驱动到j条数据线D1～Dj。对于有利的系统性能，不管包括在缓冲器127中的晶体管的阈值电压如何，缓冲器127向数据线D1～Dj输出基本没有压降的数据信号。

在电平转换器124之前的数据的电压电平为低，从而降低电路的数字部分中的功率。在一些实施例中，DAC 125最好以较高的数字电压电平来驱动。如图3中所示，数据驱动电路129还可包括电平转换器124，电平转换器124位于保持锁存器部分123和DAC 125之间，以增大从保持锁存器部分123提供到DAC 125的数据的电压电平。

图4示出了根据示例性实施例的缓冲器的详细的示意性电路图。缓冲器127包括：第一反相器(inverter)127a；第二反相器127b；第一晶体管M1，连接在数据线Dj和第三电源VVdd之间；第二晶体管M2和第一电容器C1，连接在DAC 125和第一反相器127a之间；第二电容器C2，连接在第一反相器127a和第二反相器127b之间；第三电容器C3，连接在第二反相器127b和第一晶体管M1之间。

缓冲器127还包括：第三晶体管M3，连接在数据线Dj和第一节点N1之间，其中，第一节点N1是第二晶体管M2和第一电容器C1的公共端；第四晶体管M4，连接在第三电源VVdd和第六节点N6之间，其中，第六节点N6是第三电容器C3和第一晶体管M1的公共端；第五晶体管M5，连接在第四电源VVss和第七节点N7之间，其中，第七节点N7是第一晶体管M1和数据线Dj的公共端；第六晶体管M6，连接在第一反相器127a的输入端N2和输出端N3之间；第七晶体管M7，连接在第二反相器127b的输入端N4和输出端N5之间。

第一晶体管M1响应于提供到第六节点N6的电压来控制从第三电源VVdd流入第七节点N7的电流。节点N7处的模拟电压根据电流来作出反应，并被作为数据信号提供给像素140。当第一控制信号CS1被提供时，第二晶体管M2将来自DAC 125的模拟电压提供给第一节点N1。当第三控制信号CS3被提供时，第三晶体管M3导通，从而第七节点N7和第一节点N1电连接。这样就关闭了控制N7的反馈回路。当第一控制信号CS1被提供时，第四晶体管M4将第三电源VVdd的电压提供给第六节点N6，从而晶体管M1截止。当第二控制信号CS2被提供时，第五晶体管M5将第四电源VVss的电压提供给第七节点N7(因此提供到数据线Dj)。第一反相器127a包括连接在第三电源VVdd和第四电源VVss之间的第八晶体管M8和第九晶体管M9。由此，由P-MOS调节第八晶体管M8，由N-MOS调节第九晶体管M9。

第八晶体管M8和第九晶体管M9的栅极端和第一电容器C1的一端都连接到第二节点N2，其中，第二节点N2是响应于在第一节点N1上驱动的电压而被驱动的。当第一控制信号CS1被提供时，第六晶体管M6将第二节点N2和第三节点N3电连接。第二反相器127b包括连接在第三电源VVdd和第四电源VVss之间的第十晶体管M10和第十一晶体管M11。由此，由P-MOS调节第十晶体管M10，由N-MOS调节第十一晶体管M11。

第十晶体管M10和第十一晶体管M11的栅极端和第二电容器C2的一端连接到第四节点N4，并响应于在第三节点N3上驱动的电压而被驱动。当第一控制信号CS1被提供时，第七晶体管M7将第四节点N4和第五节点N5电连接。

图5是示出在驱动时间段T1、T2、T3、T4期间用于图4中的缓冲器的DAC信号Vga、控制信号CS1、CS2和CS3的时序图。如所示，在驱动时间段T1内，第一控制信号CS1和第二控制信号CS2被提供。因此，在驱动时间段T1内，第二晶体管M2、第六晶体管M6、第七晶体管M7、第四晶体管M4和第五晶体管M5都导通。随着晶体管M6导通，第一反相器127a将向第二节点N2和第三节点N3提供电压。提供的电压将为第四电源VVss的电压电平和第三电源VVdd的电压电平之间的电平。同样，随着晶体管M7导通，第二反相器127b将同样地向第四节点N4和第五节点N5提供电压，其中，提供的电压将具有第四电源VVss上的电压电平和第三电源VVdd上的电压电平之间的电平。随着第二晶体管M2导通，模拟电压Vga从DAC 125提供到第一节点N1。因此，与模拟电压Vga和第二节点N2处的电压之间的差对应的电压存储在第一电容器C1两端。

此外，因为提供到第二节点N2的电压始终是相同的，所以存储在第一电容器C1两端的电压取决于模拟电压Vga。随着第四晶体管M4导通，第三电源VVdd的电压被提供到第六节点N6，从而第一晶体管M1截止。此外，第五节点N5上的电压和第六节点N6上的电压之间的差存储在第三电容器C3两端。

接着，在第二驱动时间段T2内，第一控制信号CS1停止。因此，在第二驱动时间段T2内，第二晶体管M2、第六晶体管M6、第七晶体管M7和第四晶体管M4截止。注意的是，在第二驱动时间段T2的末端，第一节点N1至第五节点N5处的电压使得第六节点N6处的电压与第三源电压VVdd相同。因此，在第二驱动时间段T2的末端，第一晶体管M1截止。

在第三驱动时间段T3内，第三控制信号CS3被提供。因此，在第三驱动时间段内第三晶体管M3导通，从而第七节点N7电连接到第一节点N1。由于第七节点N7通过第五晶体管M5被驱动到第四电源VVss，所以在第三驱动时间段T3内，第一节点N1将从第二驱动时间段的值Vga驱动为VVss。当第一节点N1的电压减小为VVss时，由于第一电容器C1导致第二节点N2处的电压值同样地降低。因为在第一节点N1处的压降的量取决于模拟电压Vga，所以第二节点N2处的压降也将同样地取决于模拟电压Vga。

由于第二节点N2是第一反相器127a的输入，所以当第二节点N2处的电压减小时，第三节点N3处的第一反相器的输出将增大。由于第二电容器C2而使得第四节点N4处的电压将根据第三节点N3处电压的增大而增大。因为第四节点N4是第二反相器127b的输入，所以当第四节点N4处的电压增大时，在第五节点N5处的第二反相器127b的输出将减小。因为第六节点N6被电容耦合到第五节点N5，所以当第五节点N5处的电压减小时，第六节点N6处的电压也同样地减小。

因为第六节点N6处的电压是第一晶体管M1的栅极电压，所以当第六节点处的电压减小时，第一晶体管导通并开始将电流导向第七节点N7。然而，因为第五晶体管M5仍然导通，所以第七节点N7处的电压基本上不变化。注意的是，在第三驱动时间段T3的末端，第一节点N1至第五节点N5处的电压使得第六节点N6处的电压小于第三电源电压VVdd。因此，在第三驱动时间段T3的末端，第一晶体管M1导通。

接着，在第四驱动时间段T4内，控制信号CS2停止从而第五晶体管M5截止。第七节点N7处的电压根据第一晶体管M1提供的电流而上升。因为第七节点处的电压通过第三晶体管M3和第一电容器C1被反馈到第一反相器127a和第二反相器127b，所以在第一晶体管M1的输入的第六节点N6处的电压受第七节点N7的上升电压的影响。第六节点处的电压受到影响的形式为，第七节点N7处增大的电压造成第六节点N6处的电压上升。第七节点N7和第六节点N6处的电压将继续上升，直到第一晶体管M1截止。这种情况将发生在第七节点N7处的电压已经上升到足以使第一节点N1至第六节点N6处的电压回到这些电压在第二驱动时间段T2的末端具有的值时。回想在第二驱动时间段T2的末端，第六节点N6处的电压等于电源VVdd的值，并且第一晶体管M1因此而截止。当第七节点N7处的电压上升而因此第一节点N1处的电压已经上升到等于在第二驱动时间段T2的末端的第一节点N1处的电压时，将再次发生这种情况。回想在第二驱动时间段的末端，第一节点N1处的电压值为模拟电压Vga。因此，在第四驱动时间段内，缓冲器将以模拟电压Vga驱动数据线Dj而没有晶体管阈值电压降，从而相关的像素140将根据准确的电压来发光。

图6示出在第二、第三和第四驱动时间段内第二节点N2、第四节点N4和第六节点N6的转变。如上所述，在第二驱动时间段的末端，第二节点N2的电压具有取决于第一反相器127a的值，其中，第一反相器127a的输入和输出被第六晶体管M6短接。同样，第四节点N4处的电压具有取决于第二反相器127b的值，其中，第二反相器127b的输入和输出被第七晶体管M7短接。因为第六节点N6在第一驱动时间段T1内通过第四晶体管M4短接到电源VVdd，所以第六节点N6处的电压具有等于电源VVdd的值。

在第三驱动时间段T3内，第二节点N2、第四节点N4和第六节点N6处的电压根据图6中示出的第一组变化而变化。第二节点N2处的电压减小了V1的量，V1基于模拟电压Vga。第四节点N4处的电压基于第三节点N3处的电压的增大而增大，第三节点N3处的电压的增大基于第二节点N2处的电压的降低和第一反相器127a的增益。注意的是，第四节点N4处的电压增大的量大于第二节点N2处的电压减小的量。这是由于第一反相器127a的增益而造成的。第六节点N6处的电压基于第五节点N5处的电压的减小而减小，第五节点N5处的电压的减小基于第四节点N4处的电压的增大和第二反相器127b的增益。注意的是，第六节点N6处的电压减小的量大于第四节点N4处的电压增大的量。这是由于第二反相器127b的增益造成的。

在第四驱动时间段T4内，如上所述，第七节点N7处的电压反馈到第一节点N1。第七节点N7处上升的电压造成第一节点N1处的电压上升。由于在第一节点和第二节点之间的耦合电容器，所以第一节点N1处的上升电压造成第二节点N2处的电压也上升。由于第一反相器127a，所以第二节点N2处的上升电压造成第三节点N3处的电压减小。由于第三节点和第四节点之间的耦合电容器，所以第三节点N3处的电压的减小造成第四节点N4处的电压也减小。由于第二反相器127b，所以第四节点N4处的电压的减小造成第五节点N5处的电压增大。由于第五节点和第六节点之间的耦合电容器，所以第五节点N5处的增大的电压造成第六节点N6处的电压增大。如上所述，一旦第六节点N6处的电压增大到VVdd，第一晶体管就将停止向第七节点N7驱动电流，因此第七节点N7处的电压将停止上升。如图6中所示，这种情况发生在第二节点、第四节点和第六节点处的电压都返回到这些节点在第二驱动时间段的末端具有的电压值时。

因此，不管晶体管的阈值电压如何，来自DAC 125的准确的模拟电压Vga可通过缓冲器127提供到数据线Dj。该缓冲器的一个有利方面是，由于输出的准确性，该缓冲器无疑可应用在具有高分辨率的大显示器中。因此，由于两个反相器的增益，所以第一晶体管的栅极处呈现的电压是模拟电压Vga的放大形式。这导致了更快的缓冲器的操作。在一些实施例中，可以用其它电路构造来实现增益。另一方面，在一些实施例中，增益不是必需的，第一节点N1和第五节点N5之间的电路可被导线或一些其它的基本单一的增益电路来替代。

图7示出了根据另一个实例性实施例的缓冲器的结构的详细的示意性电路图。这个实施例与图4中示出的实施例的不同之处在于添加了第十二晶体管M12和第十三晶体管M13，第十二晶体管M12连接在第一反相器127a和第三电源VVdd之间，第十三晶体管M13连接在第二反相器127b和第四电源VVss之间。第十二晶体管M12和第十三晶体管M13具有不同的导电性。即，第十二晶体管M12是PMOS晶体管而第十三晶体管M13是NMOS晶体管。以VVss和VVdd之间的输入和输出来操作的第一反相器和第二反相器会消耗过多的功率。第十二晶体管和第十三晶体管使第一反相器和第二反相器仅当缓冲器使用第一反相器和第二反相器来改变缓冲输出电平时才能够工作，如以下所述。

当第四控制信号CS4被提供时，第十二晶体管M12导通。结果使得第三电压VVdd的电压被提供到第一反相器127a，从而第一反相器127a启动。

当第五控制信号CS5被提供时，第十三晶体管M13导通。结果使得第四电压VVss的电压被提供到第二反相器127b，从而第二反相器127b启动。

参照图7和图8，将解释缓冲器的操作。如图8中所示，在第一驱动时间段T1之前，第一控制信号CS1、第二控制信号CS2、第三控制信号CS3、第四控制信号CS4和第五控制信号CS5都无效。注意的是，由于第一控制信号CS1、第三控制信号CS3和第四控制信号CS4用于驱动PMOS晶体管，所以它们为低时有效，由于第二控制信号CS2和第五控制信号CS5用于驱动NMOS晶体管，所以它们为高时有效。从第一驱动时间段T1至第四驱动时间段T4，第四控制信号CS4和第五控制信号CS5都有效。因此，从第一驱动时间段T1至第四驱动时间段T4的开始阶段，第一反相器127a和第二反相器127b都工作。在这些时间段内，第一控制信号CS1至第三控制信号CS3以与参照图4讨论的对应的信号相同的方式来驱动。同样，缓冲器的操作与参照图4讨论的缓冲器的操作相同。然而，注意的是，在第四时间段T4内，一旦第六节点N6处的电压处于VVdd，则第一晶体管M1截止，从而第一反相器和第二反相器不需要工作。如果它们不工作的话就可以节省它们消耗的功率。因此，在第四时间段T4已经经过一段时间后，第四控制信号CS4变成无效状态，从而第一反相器127a不工作。同样，第五控制信号CS5变成无效状态，第二反相器127b不工作。注意的是，该电路被构造成当第一反相器和第二反相器不工作时保持第六节点N6处的电压至少是VVdd。

也可使用其它控制信号驱动方案，比如图9A至图9C中描述的驱动方案。图9A示出了在第四控制信号CS4和第五控制信号CS5使第一反相器和第二反相器在整个第一驱动时间段至第四驱动时间段内都工作的情况下的时序图。同样，图9B示出在第四控制信号CS4和第五控制信号CS5使第一反相器和第二反相器在第一驱动时间段至第四驱动时间段的大部分时间内而不是全部时间内工作的情况下的时序图。

图9C示出了另一类型的驱动方案。在该方案中，第四控制信号CS4和第五控制信号CS5使第一反相器和第二反相器持续地工作。然而，选择第四控制信号CS4和第五控制信号CS5处的电压，以使有限量的电流流入反相器，而不是使第四控制信号CS4和第五控制信号CS5处的电压基本上等于第三电源的电压或第四电源的电压中的一个。以这种方式，反相器始终操作运行，但却是以有限的电流操作以节省功率。

如上所述，不管晶体管的阈值电压如何，缓冲器和具有利用根据本发明的示例性实施例的缓冲器的数据驱动电路的有机发光显示器能够提供准确的模拟电压。因为不管晶体管的阈值电压如何该缓冲器都能够提供准确的灰度电压(gradation voltage)，所以该缓冲器可有利地驱动具有大面积和高分辨率的面板。此外，因为有选择地提供使能电压使得反相器仅当用于改变缓冲器输出电压时才工作，所以可降低功耗。

虽然以上的描述已经指出如应用到各种实施例的本发明的新颖的特征，但是技术人员应该理解，在不脱离本发明的范围的情况下，可对所描述的装置或过程的形式和细节上做各种组合、省略、替换和改变。因此，本发明的范围由权利要求限定而不是由前面的描述限定。落入权利要求等同物的含义和范围内的各种变化包含在权利要求的范围内。

Claims

1、一种缓冲器，包括：

第一电容器，包括第一电容器端和第二电容器端，所述第一电容器被构造成在所述第一电容器端接收模拟电压，其中，所述模拟电压是对所述缓冲器的输入；

第一反相器，具有第一输入端和第一输出端，所述第一输入端连接到所述第一电容器的所述第二电容器端；

第二电容器，具有第三电容器端和第四电容器端，所述第三电容器端连接到所述第一反相器的所述第一输出端；

第二反相器，具有第二输入端和第二输出端，所述第二输入端连接到所述第二电容器的所述第四电容器端；

第三电容器，具有第五电容器端和第六电容器端，所述第五电容器端连接到所述第二反相器的所述第二输出端；

第一晶体管，连接到所述第三电容器的所述第六电容器端，所述第一晶体管被构造成控制电流从第一电源到数据线的流动，使得缓冲电压被提供到所述数据线，其中，所述第一晶体管被构造成响应所述第三电容器提供的电压来控制所述电流；

第二晶体管，连接到所述数据线和所述第一电容器的第一电容器端。

2、如权利要求1所述的缓冲器，其中，所述缓冲电压的值基本上等于所述模拟电压输入的值。

3、如权利要求2所述的缓冲器，其中，所述第一晶体管被构造成在所述缓冲电压的值基本上等于所述模拟电压输入的值时截止。

4、如权利要求1所述的缓冲器，其中，从所述第三电容器提供到所述第一晶体管的电压的绝对值大于所述模拟电压输入的绝对值。

5、如权利要求1所述的缓冲器，还包括：

第三晶体管，连接到所述第一电容器的所述第一电容器端，所述第三晶体管被构造成在第一控制信号被提供到所述第三晶体管时将所述模拟电压提供到所述第一电容器的所述第一电容器端；

第四晶体管，连接到所述第一电源和所述第三电容器的所述第六电容器端，所述第四晶体管被构造成在所述第一控制信号被提供到所述第四晶体管时将基本上等于所述第一电源电压的电压提供到所述第三电容器；

第五晶体管，连接到所述数据线并连接到第二电源，所述第五晶体管被构造成在第二控制信号被提供到所述第五晶体管时将所述第二电源的电压提供到所述数据线。

6、如权利要求5所述的缓冲器，其中，所述第一电源的电压大于所述第二电源的电压。

7、如权利要求5所述的缓冲器，还包括：

第六晶体管，连接到所述第一反相器的所述第一输出端和所述第一反相器的所述第一输入端，所述第六晶体管被构造成在所述第一控制信号被提供到所述第六晶体管时导通；

第七晶体管，连接到所述第二反相器的所述第二输出端和所述第二反相器的所述第二输入端，所述第七晶体管被构造成在所述第一控制信号被提供到所述第七晶体管时导通。

8、如权利要求7所述的缓冲器，其中，所述第二晶体管被构造成在第三控制信号被提供时导通。

9、如权利要求8所述的缓冲器，其中，所述缓冲器被构造成基本上同时接收所述第一控制信号和所述第二控制信号的起始，并在接收所述第二控制信号的末端前接收所述第一控制信号的末端。

10、如权利要求9所述的缓冲器，其中，所述缓冲器被构造成在所述第一控制信号的末端后和所述第二控制信号的末端前接收所述第三控制信号的起始，并在所述第二控制信号的末端后接收所述第三控制信号的末端。

11、如权利要求10所述的缓冲器，还包括：

第八晶体管，连接在所述第一反相器和所述第一电源之间；

第九晶体管，连接在所述第二反相器和所述第二电源之间。

12、如权利要求11所述的缓冲器，其中，所述第八晶体管和所述第九晶体管具有不同的导电性。

13、如权利要求12所述的缓冲器，其中，所述第八晶体管被构造成在第四控制信号被提供到所述第八晶体管时导通，其中，所述第九晶体管被构造成在第五控制信号被提供到所述第九晶体管时导通。

14、如权利要求13所述的缓冲器，其中，所述缓冲器被构造成，在所述第二控制信号之前或与所述第二控制信号同步地接收所述第四控制信号和所述第五控制信号的起始，并在所述第三控制信号的起始之后接收第四控制信号和第五控制信号的末端。

15、如权利要求13所述的缓冲器，其中，所述缓冲器被构造成接收均包括以下电压中的至少一个的第四控制信号和第五控制信号：基本上等于所述第一电源电压的电压、基本上等于所述第二电源电压的电压、被构造成向所述第一反相器或所述第二反相器提供有限的不为零的电流的电压。

16、如权利要求13所述的缓冲器，构造成持续地接收所述第四控制信号和所述第五控制信号，并且响应所述第四控制信号和所述第五控制信号来向所述第一反相器提供第一有限的不为零的电流并向所述第二反相器提供第二有限的不为零的电流。

17、一种数据驱动电路，包括：

数-模转换器，构造成响应数据输入的位值来产生模拟电压；

多个缓冲器，各缓冲器均被构造成向数据线提供所述模拟电压，各缓冲器包括：

18、如权利要求17所述的数据驱动电路，其中，所述缓冲电压的值基本上等于所述模拟电压输入的值。

19、如权利要求18所述的数据驱动电路，其中，所述第一晶体管被构造成在所述缓冲电压的值基本上等于所述模拟电压输入的值时截止。

20、如权利要求17所述的数据驱动电路，还包括：

第三晶体管，连接到所述第一电容器的所述第一电容器端，所述第三电容器被构造成在第一控制信号被提供到所述第三晶体管时将所述模拟电压提供到所述第一电容器的所述第一电容器端；

第四晶体管，连接到所述第一电源和所述第三电容器的所述第六电容器端，所述第四晶体管被构造成在所述第一控制信号被提供到所述第四晶体管时提供基本上等于所述第一电源电压的电压；

21、如权利要求20所述的数据驱动电路，其中，所述第一电源的电压大于所述第二电源的电压。

22、如权利要求20中所述的数据驱动电路，还包括：

23、如权利要求22所述的数据驱动电路，还包括：

第八晶体管，连接在所述第一反相器和所述第一电源之间；

第九晶体管，连接在所述第二反相器和所述第二电源之间。

24、如权利要求23所述的数据驱动电路，其中，所述第八晶体管和所述第九晶体管具有不同的导电性。

25、如权利要求23所述的数据驱动电路，其中，所述第八晶体管被构造成在第四控制信号被提供到所述第八晶体管时导通，其中，所述第九晶体管被构造成在第五控制信号被提供到所述第九晶体管时导通。

26、如权利要求17所述的数据驱动电路，还包括：

移位寄存器，构造成顺序地产生取样信号；

锁存器部分，构造成对应于取样信号来存储所述数据并将存储的数据提供到数-模转换器。