CN1838389A - 半导体装置与形成栅极间隔物的方法 - Google Patents
半导体装置与形成栅极间隔物的方法 Download PDFInfo
- Publication number
- CN1838389A CN1838389A CNA2006100581043A CN200610058104A CN1838389A CN 1838389 A CN1838389 A CN 1838389A CN A2006100581043 A CNA2006100581043 A CN A2006100581043A CN 200610058104 A CN200610058104 A CN 200610058104A CN 1838389 A CN1838389 A CN 1838389A
- Authority
- CN
- China
- Prior art keywords
- lining
- grid
- grid spacer
- layer
- grid structure
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 125000006850 spacer group Chemical group 0.000 title claims abstract description 93
- 238000000034 method Methods 0.000 title claims abstract description 60
- 239000004065 semiconductor Substances 0.000 title claims abstract description 46
- 239000000463 material Substances 0.000 claims abstract description 35
- 239000000758 substrate Substances 0.000 claims abstract description 25
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 17
- 239000010410 layer Substances 0.000 claims description 58
- 239000011241 protective layer Substances 0.000 claims description 28
- 238000001039 wet etching Methods 0.000 claims description 19
- 229910052751 metal Inorganic materials 0.000 claims description 11
- 239000002184 metal Substances 0.000 claims description 11
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 10
- 238000009413 insulation Methods 0.000 claims description 10
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 10
- 229910021332 silicide Inorganic materials 0.000 claims description 8
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 8
- 239000002131 composite material Substances 0.000 claims description 4
- 150000004767 nitrides Chemical class 0.000 claims description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 3
- 229910052710 silicon Inorganic materials 0.000 claims description 3
- 239000010703 silicon Substances 0.000 claims description 3
- 239000012212 insulator Substances 0.000 abstract description 13
- 238000005530 etching Methods 0.000 description 17
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 16
- 238000010586 diagram Methods 0.000 description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 238000004519 manufacturing process Methods 0.000 description 8
- 239000000428 dust Substances 0.000 description 6
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 5
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- 235000012431 wafers Nutrition 0.000 description 4
- 239000000654 additive Substances 0.000 description 3
- 230000000996 additive effect Effects 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- XPDWGBQVDMORPB-UHFFFAOYSA-N Fluoroform Chemical compound FC(F)F XPDWGBQVDMORPB-UHFFFAOYSA-N 0.000 description 2
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 229910021529 ammonia Inorganic materials 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 239000000376 reactant Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 230000003667 anti-reflective effect Effects 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 125000003963 dichloro group Chemical group Cl* 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 239000012495 reaction gas Substances 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- SFZCNBIFKDRMGX-UHFFFAOYSA-N sulfur hexafluoride Chemical compound FS(F)(F)(F)(F)F SFZCNBIFKDRMGX-UHFFFAOYSA-N 0.000 description 1
- 229960000909 sulfur hexafluoride Drugs 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 238000005496 tempering Methods 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
- Weting (AREA)
Abstract
本发明是关于一种半导体装置与形成栅极间隔物的方法。该方法包括下列步骤：形成一栅极结构，该栅极结构覆盖于一半导体基底的一栅绝缘层上；形成一衬层于该半导体基底、该栅绝缘层与该栅极结构的露出部上；形成一栅极间隔物材料层于该衬层上；定义该栅极间隔物材料层，以形成该些间隔物；形成一保护层于部分的该衬层、该栅极结构以及该栅极间隔物上；部分移除该保护层，露出该衬层、该栅极结构与该些栅极间隔物的一顶部；施行一第一湿蚀刻制程，大体移除该衬层的露出部；移除该保护层；以及施行一第二湿蚀刻制程，大体移除该衬层的一底部与一顶部。本发明采用保护层保护衬层免于受到湿蚀刻制程的蚀刻。
Description
技术领域
本发明是有关于一半导体装置的栅极结构的侧边上的栅极间隔物的制作，且特别是有关于一种控制间隔物的氧化物损失的方法。
背景技术
随着微型化能力或者是具有次微米尺寸的半导体元件的制造能力的演进，元件效能逐渐改进且其制造成本亦随之减少。较小的元件尺寸可降低寄生接合电容(parasitic junctioncapacitances)表现的劣化情形。此外，于较多数量的具有次微米尺寸(sub-micron features)的较小半导体晶片中仍可表现出等于或大于对应数量的具有较大尺寸的半导体晶片的一元件密度。因此于一特定尺寸的基底内可形成较多的较小半导体晶片，因此降低了个别半导体晶片的制造成本。不过，对于特定的半导体元件而言，微型化制作的趋势可能为迫切需要的。举例来说，对于0.13微米以下的制程技术而言，形成于栅极结构的侧边上的栅极间隔物(gate spacers)的厚度可少于700埃，且通常于栅极间隔物之下、栅极间隔物与栅极结构之间以及栅极间隔物与半导体基底之间形成有一薄的衬氧化层(liner oxide layer)。随着半导体元件置入于含氢氟酸(H F)的湿蚀刻制程次数的增加，将会造成位于如此的薄氧化物衬层的底部与顶部的底切情形。且由于栅极与基底间的短路与漏电流情形的发生，上述底切情形将导致良率的降低。
图1至图3显示了形成于一栅极间隔物与一栅极结构之间的衬层氧化物层的底切问题。举例来说，图1显示了现有的一互补型金属氧化物半导体(CMOS)装置的部分结构的剖面图。此CMOS装置是形成于一基底2的表面，其包括：作为栅极结构6的一层栅极材料，其通常包括多晶硅；一栅极绝缘层4，形成于基底2的表面；一衬层8，设置于基底2的表面上，包括位于栅极结构6的表面；以及一层栅极间隔物材料10，其设置于衬层8的表面。上述结构与其形成制程为现有的。
图2则为图1的结构于该层的栅极间隔物材料经蚀刻后且停止于衬层8上的情形。此外，亦显示了形成于栅极结构6的侧壁上的栅极间隔物7。于栅极间隔物7形成后，便需要移除自基底表面露出的衬层8部分。如此的制程需通过采用含氢氟酸溶液的湿蚀刻制程以蚀刻衬层8。
于上述蚀刻制程施行后的结果则如图3所示。于图3的剖面图中特别显示出底切区9，此区域是于蚀刻衬层8时因栅极间隔物7下方的衬层8遭受蚀刻所造成，因而导致于栅极间隔物7与栅极结构6间的介面处以及于栅极间隔物7与基底2的介面处的衬层8损失。由于底切区9内的衬层8的损失，因此上述装置的隔离性与其电性表现便遭受负面的影响。
如此，便需要一种栅极间隔物的制造方法，借以克服上述的问题。
发明内容
为了克服上述的问题，本发明是关于一种形成栅极间隔物的方法，适用于一半导体基底上的一栅极结构的侧边上形成栅极间隔物。该方法包括下列步骤：
形成一栅极结构，该栅极结构覆盖于一半导体基底的一栅绝缘层上；形成一衬层于该半导体基底、该栅绝缘层与该栅极结构的露出部上；形成一栅极间隔物材料层于该衬层上；定义该栅极间隔物材料层，以形成该些间隔物；形成一保护层于部分的该衬层、该栅极结构以及该栅极间隔物上；部分移除该保护层，露出该衬层、该栅极结构与该些栅极间隔物的一顶部；施行一第一湿蚀刻制程，大体移除该衬层的露出部；移除该保护层；以及施行一第二湿蚀刻制程，大体移除该衬层的一底部与一顶部。
本发明所述的形成栅极间隔物的方法，更包括形成一应力层于部分的该半导体基底、该栅极结构、该衬层与该些栅极间隔物上的步骤。
本发明所述的形成栅极间隔物的方法，其中该栅极间隔物材料层包括氮化硅。
本发明所述的形成栅极间隔物的方法，其中该栅极间隔物材料层包括氮氧化硅。
本发明所述的形成栅极间隔物的方法，其中该栅极间隔物材料层包括由氮化物与氧化物所组成的一复合膜层。
本发明所述的形成栅极间隔物的方法，其中该底部损失与该顶部损失之间具有大于等于50埃的一厚度差。
本发明的形成栅极间隔物的方法，包括下列步骤：
形成一栅极结构，该栅极结构覆盖于一半导体基底的一栅绝缘层上；形成一衬层于该半导体基底、该栅绝缘层与该栅极结构的露出部上；形成一栅极间隔物材料层于该衬层上；定义该栅极间隔物材料层，以形成该些间隔物；形成一保护层于部分的该衬层、该栅极结构以及该栅极间隔物上；施行一去光致抗蚀剂制程，露出该衬层、该栅极结构与该些栅极间隔物的一顶部；施行一第一湿蚀刻制程，大体移除该衬层的露出部；移除该保护层；以及施行一第二湿蚀刻制程，大体移除该衬层的一底部与一顶部。
一种半导体装置，包括：一栅极结构，形成于一半导体基底的一栅绝缘层上；多个间隔物，形成并紧邻该栅极结构；以及一第一衬层，形成于该些间隔物与该栅极结构间的一介面上，进而定义出该衬层的一上部，以及一第二衬层，形成于该栅极间隔物与该半导体基板间的一介面，进而定义出该衬层的一底部，其中该顶部损失与该底部损失之间具有大于或等于50埃的一厚度差。
本发明所述的半导体装置，更包括一金属硅化物层，形成于该栅极结构的上表面以及该半导体基底的部分表面。
本发明所述的半导体装置，更包括一应力层，形成于部分的该半导体基底、该栅极结构、该第一衬层、该第二衬层、该金属硅化物层与该些栅极间隔物上。
本发明所述的半导体装置与形成栅极间隔物的方法，采用保护层保护衬层免于受到湿蚀刻制程的蚀刻。
附图说明
图1至图3为一系列剖面图，用以说明设置于栅极间隔物与栅极结构之间的衬氧化物层所遭遇的现有底切问题；
图4为依据本发明一实施例的于一栅极结构侧壁上的间隔物的制造中，于一栅极绝缘层上形成栅极结构的一剖面图；
图5则显示了依据本发明的一实施例中，图4所示的结构于后续步骤中形成有一衬层的一示意图；
图6显示了依据本发明的一实施例中，图5所示的结构于后续步骤中形成有一栅极间隔物材料层于衬层上的一示意图；
图7显示了依据本发明的一实施例中，图6所示的结构于后续步骤中于蚀刻栅极间隔物材料层后形成栅极间隔物的一示意图；
图8显示了依据本发明的一实施例中，图7的结构于形成一保护层于部分的衬层、栅极结构与栅极间隔物之上的一示意图；
图9显示了依据本发明的一实施例中，图8的结构于回蚀刻部分的该保护层后的一示意图；
图10显示了依据本发明的一实施例中，图9的结构于后续的一第一湿蚀刻施行之后，部分移除衬层的露出部后的一示意图；
图11则显示了依据本发明的一实施例中，图10的结构于一后续步骤中移除保护层12后的一示意图；
图12显示了依据本发明的一实施例中，图11所示结构于一后续步骤中，通过一第二湿蚀刻的施行而移除衬层的一底部与一顶部的示意图。
具体实施方式
为了让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举一较佳实施例，并配合所附图示，作详细说明如下：
本发明将通过以下的较佳实施例加以说明，而本发明的较佳实施例适用于N沟道或P沟道的金属氧化物半导体场效应晶体管(MOSFET)装置以及互补型金属氧化物半导体装置(CMOS)。下文将详细说明依据本发明的一种控制形成于栅极结构侧壁的间隔物内氧化物损失的方法。
图4为依据本发明一实施例的于一栅极结构侧壁上的间隔物的制造中，于一栅极绝缘层上形成栅极结构的一剖面图。栅极绝缘层4包括二氧化硅，可通过现有的热氧化法而于半导体基底2上形成。于一实施例中，栅极绝缘层4是于氧气水气的一气氛中以及约900℃的温度下热成长约10～20分钟的一既定时间，借以形成约20-150埃的厚度。栅极结构6例如包括多晶硅或金属硅化的多晶硅。于一实施例中，是于栅极绝缘层4的上沉积形成一多晶硅层并经后续的微影技术与如非等向性多晶硅蚀刻的蚀刻程序所形成。上述蚀刻程序可依据栅极结构6的图案而自基底2的表面上移除了部分的多晶硅层与栅极绝缘层6，以形成栅极结构6的主体。于栅极结构6与栅极绝缘层4的膜层经图案化与蚀刻定义后，接着于基底2的表面上施行一自对准的轻漏极掺杂离子注入(未图示)。
图5则显示了依据本发明的一实施例中，图4所示的结构于后续步骤中形成有一衬层的一示意图。用以形成期望间隔物的起始步骤起始于沉积一衬层8于基底2、栅极绝缘层4与栅极结构6的露出表面上。衬层8可包括二氧化硅并具有约50～300埃的一厚度，其可通过如低压化学气相沉积法(LPCVD)或等离子加强型化学气相沉积法(PECVD)等方法所形成。由于于间隔物定义形成后，衬层8将大体作为间隔物的底层，因此衬层8的边缘将露出于一连串的后续湿式清洗步骤中。而用于移除其他氧化硅膜层或者用于制备注入或金属沉积用的一半导体表面的湿式清洗步骤通常采用含氢氟酸(HF)的溶液。对100∶1的稀释氢氟酸(简称为100∶1 DHF)溶液而言，衬层8的移除率约为165-185埃/每分钟。对于衬层8而言，如此高的移除率将使得其多次暴露于如此的100∶1 DHF溶液中可能造成衬层8的严重损失，终究导致于最终间隔物结构内的严重底切情形。
图6显示了依据本发明的一实施例中，图5所示的结构于后续步骤中形成有一栅极间隔物材料层于衬层上的一示意图。栅极间隔物材料层10可包括氮化硅(Si3N4)或氮氧化硅(SiON)。于本发明的一实施例中，是采用一氮化硅层作为栅极绝缘间隔物材料层之用并沉积于衬层8的表面，其可采用LPCVD或PECVD等方法，利用氨气(NH3)与硅甲烷(SiH4)于介于300-400毫托(mTorr)的压力与介于400-1000℃的温度下形成，其厚度约为400-1000埃。依据另一实施例，氮化硅层则亦可利用LPCVD或PECVD等方法，采用包括二氯硅甲烷(SiCl2H2)与氨气的混合反应气体沉积而成。于另一实施例中，栅极间隔物材料层可为包括由氮化物(简称N)与氧化物(简称O)所形成的一ONO复合层的间隔物(未见于图6中)。于一实施例中，复合的ONO间隔物的形成起始于沉积一层氮化硅并接着通过一氧化硅层以覆盖之所形成。氮化硅层可通过LPCVD或PECVD制程所形成，厚度约为200-700埃，而覆盖于氮化硅层上的氧化硅层则可通过LPCVD或PECVD等方法，采用四乙氧基硅烷(TEOS)作为反应物所得到，其厚度约为500-1100埃。
图7显示了依据本发明的一实施例中，图6所示的结构于后续步骤中于蚀刻栅极间隔物材料层后，自该栅极间隔物材料层形成栅极间隔物的一示意图。如图7所示，于一实施例中，形成于栅极结构6的侧壁上的间隔物10a可包括氮化硅，而于另一实施例(未图示)，其亦可包括由氮化物与氧化物的一复合层。于本发明的方法中，用于蚀刻氮化硅材质的栅极间隔材料层10可为一干蚀刻程序，例如为采用三氟甲烷(CHF3)或六氟化硫(SF6)与氧气作为蚀刻反应物的一反应离子蚀刻(RIE)程序。
图9显示了依据本发明的一实施例中，图8的结构于形成一保护层于部分的衬层、栅极结构与栅极间隔物之上的一示意图。保护层12可包括一抗蚀剂材料，且可通过如旋转涂布法的方法形成于部分的衬层8、栅极结构6与栅极间隔物10a之上。保护层12的厚度是与栅极结构6的厚度有关。保护层12可由现有半导体制作中所应用的抗蚀剂材料所形成，例如正型光致抗蚀剂与负型光致抗蚀剂材料等但不以其加以限定。依据另一实施例，保护层12包括一抗蚀剂材料。接着采用如一干蚀刻或一干式灰化制程以回蚀刻保护层12，以得到如图9所示的结构。而当保护层12包括底部抗反射材料(BARC)时，则将通过现有的去光致抗蚀剂(descum)制程的施行，以露出衬层8、栅极结构6与栅极间隔物10a的部分顶部，而上述制程亦可含氧化反应的干式灰化步骤。
图10显示了依据本发明的一实施例中，图9的结构于后续的一第一湿蚀刻施行之后，部分移除衬层8的露出部后的一示意图。上述第一湿蚀刻可控制了介于栅极间隔物与栅极结构间的一上部介面处的衬层8损失，并于一后续步骤中可大体于栅极结构6上部与侧边处形成金属硅化物。于如图10所示的栅极间隔物10a形成后，接着将上述结构置入于采用氢氟酸溶液的另一湿蚀刻制程中。上述氢氟酸溶液将更蚀刻衬层8的一上部，而此时衬层8的下方部分因为保护层12所保护而不为氢氟酸溶液所蚀刻。图11则显示了图10的结构于一后续步骤中，通过一现有去除制程移除保护层12后的情形。
图12显示了依据本发明的一实施例中，图11所示结构于一后续步骤中，通过一第二湿蚀刻的施行而移除衬层8的一底部与一顶部的示意图。于栅极间隔物10a形成后，由于衬层8的露出，故可自基底2的表面移除衬层8。再次的，可采用使用氢氟酸溶液的一湿蚀刻制程以蚀刻上述衬层8。经蚀刻后的情形则如图12所示。特别地，于图12中分别显示出底切区14与16，其皆由于蚀刻至栅极间隔物10a下方处的衬层所形成，因而造成栅极间隔物10a与基底2间的衬层8的损失。由于此些底切区14与16内的衬层8损失，便对元件间的隔离特性与表现造成负面的影响。然而，于本发明中，由于采用保护层12作为一保护层以保护衬层8免于受到湿蚀刻制程的蚀刻，因此于上述制程流程中，于位于底部的底切区16中的蚀刻扩展情形将不会较位于上部的底切区14中的蚀刻扩展情形来得严重。依据本发明的一实施例，经比较衬层8于底部的底切区16中损失与衬层8的于顶部的底切区14中的损失，两者间具有大于等于50埃的一厚度差。
接着可于如图12所示的结构中的栅极结构6上形成一金属硅化接触表面(未图示)。于一实施例中，可通过等离子气相沉积程序沉积如为钴、镍、钛、钽或钨的一金属层于其上，其厚度可介于50-100埃。接着施行如一快速热回火(RTA)程序的一回火程序，以于栅极结构6的表面上以及于源极/漏极区的表面上(皆未图示)形成金属硅化物，上述回火程序例如于介于450-550℃的温度下施行约20-60秒的时间。此时，于底部的底切区16内亦形成有金属硅化物。基于上述保护层12的应用而使得底部的底切区16维持于一最低损失程度时，于经掺杂的源极/漏极区与栅极结构6上所形成的金属硅化物层之间的距离可更为减少，不至于产生栅极-基底间的短路或漏电流的情形。
后续的半导体制作可更包括形成如为一接触蚀刻停止层的一应力层于如图12所示的结构上(未图示)，以作为如图12所示的结构的一保护层之用。
虽然本发明已通过较佳实施例说明如上，但该较佳实施例并非用以限定本发明。本领域的技术人员，在不脱离本发明的精神和范围内，应有能力对该较佳实施例做出各种更改和补充，因此本发明的保护范围以权利要求书的范围为准。
附图中符号的简单说明如下：
2：基底
4：栅极绝缘层
6：栅极结构
7：栅极间隔物
8：衬层
9：底切区
10：栅极间隔物材料层
10a：栅极间隔物
12：保护层
14：顶部的底切区
16：底部的底切区
Claims (10)
1.一种形成栅极间隔物的方法，其特征在于，该形成栅极间隔物的方法包括下列步骤：
形成一栅极结构，该栅极结构覆盖于一半导体基底的一栅绝缘层上；
形成一衬层于该半导体基底、该栅绝缘层与该栅极结构的露出部上；
形成一栅极间隔物材料层于该衬层上；
定义该栅极间隔物材料层，以形成该间隔物；
形成一保护层于部分的该衬层、该栅极结构以及该栅极间隔物上；
部分移除该保护层，露出该衬层、该栅极结构与该栅极间隔物的一顶部；
施行一第一湿蚀刻制程，移除该衬层的露出部；
移除该保护层；以及
施行一第二湿蚀刻制程，移除该衬层的一底部与一顶部。
2.根据权利要求1所述的形成栅极间隔物的方法，其特征在于，更包括形成一应力层于部分的该半导体基底、该栅极结构、该衬层与该栅极间隔物上的步骤。
3.根据权利要求1所述的形成栅极间隔物的方法，其特征在于，该栅极间隔物材料层包括氮化硅。
4.根据权利要求1所述的形成栅极间隔物的方法，其特征在于，该栅极间隔物材料层包括氮氧化硅。
5.根据权利要求1所述的形成栅极间隔物的方法，其特征在于，该栅极间隔物材料层包括由氮化物与氧化物所组成的一复合膜层。
6.根据权利要求1所述的形成栅极间隔物的方法，其特征在于，该底部损失与该顶部损失之间具有大于等于50埃的一厚度差。
7.一种形成栅极间隔物的方法，其特征在于，该形成栅极间隔物的方法包括下列步骤：
形成一栅极结构，该栅极结构覆盖于一半导体基底的一栅绝缘层上；
形成一衬层于该半导体基底、该栅绝缘层与该栅极结构的露出部上；
形成一栅极间隔物材料层于该衬层上；
定义该栅极间隔物材料层，以形成该间隔物；
形成一保护层于部分的该衬层、该栅极结构以及该栅极间隔物上；
施行一去光致抗蚀剂程序，露出该衬层、该栅极结构与该栅极间隔物的一顶部；
施行一第一湿蚀刻制程，移除该衬层的露出部；
移除该保护层；以及
施行一第二湿蚀刻制程，移除该衬层的一底部与一顶部。
8.一种半导体装置，其特征在于，该半导体装置包括：
一栅极结构，形成于一半导体基底的一栅绝缘层上；
多个间隔物，形成并紧邻该栅极结构；以及
一第一衬层，形成于该间隔物与该栅极结构间的一介面上，进而定义出该衬层的一上部，以及一第二衬层，形成于该栅极间隔物与该半导体基板间的一介面，进而定义出该衬层的一底部，其中该顶部损失与该底部损失之间具有大于或等于50埃的一厚度差。
9.根据权利要求8所述的半导体装置，其特征在于，更包括一金属硅化物层，形成于该栅极结构的上表面以及该半导体基底的部分表面。
10.根据权利要求8所述的半导体装置，其特征在于，更包括一应力层，形成于部分的该半导体基底、该栅极结构、该第一衬层、该第二衬层、该金属硅化物层与该栅极间隔物上。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11/085,217 US7179715B2 (en) | 2005-03-22 | 2005-03-22 | Method for controlling spacer oxide loss |
| US11/085,217 | 2005-03-22 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1838389A true CN1838389A (zh) | 2006-09-27 |
| CN100459075C CN100459075C (zh) | 2009-02-04 |
Family
ID=37015711
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2006100581043A Expired - Fee Related CN100459075C (zh) | 2005-03-22 | 2006-03-02 | 半导体装置与形成栅极间隔物的方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7179715B2 (zh) |
| CN (1) | CN100459075C (zh) |
| TW (1) | TWI305017B (zh) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7517766B2 (en) * | 2006-09-12 | 2009-04-14 | United Microelectronics Corp. | Method of removing a spacer, method of manufacturing a metal-oxide-semiconductor transistor device, and metal-oxide-semiconductor transistor device |
| US7648924B2 (en) * | 2007-03-30 | 2010-01-19 | Macronix International Co., Ltd. | Method of manufacturing spacer |
| US8822327B2 (en) * | 2012-08-16 | 2014-09-02 | Infineon Technologies Ag | Contact pads with sidewall spacers and method of making contact pads with sidewall spacers |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5783475A (en) * | 1995-11-13 | 1998-07-21 | Motorola, Inc. | Method of forming a spacer |
| TW387151B (en) * | 1998-02-07 | 2000-04-11 | United Microelectronics Corp | Field effect transistor structure of integrated circuit and the manufacturing method thereof |
| US6235598B1 (en) * | 1998-11-13 | 2001-05-22 | Intel Corporation | Method of using thick first spacers to improve salicide resistance on polysilicon gates |
| US6265274B1 (en) * | 1999-11-01 | 2001-07-24 | United Microelectronics Corp. | Method of a metal oxide semiconductor on a semiconductor wafer |
| US6265271B1 (en) * | 2000-01-24 | 2001-07-24 | Taiwan Semiconductor Manufacturing Company | Integration of the borderless contact salicide process |
| JP2002141420A (ja) * | 2000-10-31 | 2002-05-17 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| US6512266B1 (en) * | 2001-07-11 | 2003-01-28 | International Business Machines Corporation | Method of fabricating SiO2 spacers and annealing caps |
| US6764911B2 (en) * | 2002-05-10 | 2004-07-20 | Taiwan Semiconductor Manufacturing Co., Ltd | Multiple etch method for fabricating spacer layers |
| US20040256671A1 (en) * | 2003-06-17 | 2004-12-23 | Kuo-Tai Huang | Metal-oxide-semiconductor transistor with selective epitaxial growth film |
-
2005
- 2005-03-22 US US11/085,217 patent/US7179715B2/en not_active Expired - Fee Related
-
2006
- 2006-02-07 TW TW095104061A patent/TWI305017B/zh not_active IP Right Cessation
- 2006-03-02 CN CNB2006100581043A patent/CN100459075C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20060216918A1 (en) | 2006-09-28 |
| TWI305017B (en) | 2009-01-01 |
| US7179715B2 (en) | 2007-02-20 |
| CN100459075C (zh) | 2009-02-04 |
| TW200634934A (en) | 2006-10-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8623771B2 (en) | Method for fabricating micropattern of semiconductor device | |
| US6251764B1 (en) | Method to form an L-shaped silicon nitride sidewall spacer | |
| CN101064310A (zh) | 应用自对准双应力层的cmos结构和方法 | |
| CN101032032A (zh) | 具有变细的下本体部分的非平面器件及制造方法 | |
| US20050042859A1 (en) | Etching process for high-k gate dielectrics | |
| US20080213990A1 (en) | Method for forming gate electrode in semiconductor device | |
| US6291310B1 (en) | Method of increasing trench density for semiconductor | |
| US10658489B2 (en) | Semiconductor structure and fabrication method thereof | |
| TW202011487A (zh) | 半導體裝置的形成方法 | |
| US10304926B2 (en) | Top-down method for fabricating nanowire device | |
| CN1846304A (zh) | 用于形成具有隔离区的半导体器件的方法 | |
| CN101295627A (zh) | 制造半导体器件的方法 | |
| KR100355691B1 (ko) | Iii-v족반도체구조의 제조방법 | |
| CN2731719Y (zh) | 具有抗凹蚀绝缘层的半导体结构 | |
| CN1838389A (zh) | 半导体装置与形成栅极间隔物的方法 | |
| CN108807377B (zh) | 半导体器件及其形成方法 | |
| CN1385889A (zh) | 下埋式微细金属连线的制造方法 | |
| KR20070082921A (ko) | 핀형 전계 효과 트랜지스터의 소자 분리막 제조 방법 및핀형 전계 효과 트랜지스터의 제조방법 | |
| JP3098942B2 (ja) | Ｍｏｓトランジスタの製造方法 | |
| CN109103106B (zh) | 横向扩散金属氧化物半导体的制备方法 | |
| CN111613583A (zh) | 半导体器件及其形成方法 | |
| US6660592B2 (en) | Fabricating a DMOS transistor | |
| US20060141719A1 (en) | Method of fabricating semiconductor device | |
| US7112510B2 (en) | Methods for forming a device isolating barrier and methods for forming a gate electrode using the same | |
| CN220984531U (zh) | 半导体装置结构 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20090204 |
|
| CF01 | Termination of patent right due to non-payment of annual fee |