CN1808340B - 维持监听吞吐量时为处理器提供低功率模式的方法和装置 - Google Patents

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Abstract

公开了一种在维持监听吞吐量的同时为处理器提供低功率模式的方法和装置。在一个实施例中，一种装置包括高速缓冲存储器、处理器和频率控制器。在低功率模式中，所述频率控制器来操作所述装置，其中所述高速缓冲存储器的工作频率高于所述处理器的工作频率。

Description

维持监听吞吐量时为处理器提供低功率模式的方法和装置
技术领域
本公开内容与在具有高速缓冲存储器的数据处理系统中的功率管理领域相关。
背景技术
一种在数据处理系统中用于降低功率消耗以及热生成量的技术包括降低处理器的工作频率。在很多系统中，存在一个高速缓冲存储器来支持(support)所述处理器，并且，尤其是在多处理器系统中，为了保持高速缓冲存储器的相关性，所述高速缓冲存储器必须被监听。如果一个处理器正常地(例如，除了监听和查询访问)将对可高速缓存的存储器空间的存储器访问呈现给所述高速缓冲存储器，或者如果该高速缓冲存储器相对于所述处理器正常地呈现对可高速缓存的存储器空间的存储器访问的高速缓冲存储器而言，是在包含的存储器分级中较低级别处(离处理器更远)的高速缓冲存储器，则高速缓冲存储器“支持”该处理器。
在处理器由高速缓冲存储器支持、而该高速缓冲存储器必须被监听以保持高速缓冲存储器的相关性的系统中，处理器的工作频率的降低可能以从系统总线增加等待时间到监听请求的方式，而降低系统性能。
发明内容
按照本发明的一种在维持监听吞吐量的同时维持处理器的低功耗模式的装置，包括：第一高速缓冲存储器；第一处理器；以及用来在低功率模式中操作所述装置的频率控制器，其中，第一高速缓冲存储器以第一频率运行，第一处理器以第二频率运行，其中第一频率比第二频率高。
按照本发明的一种在维持监听吞吐量的同时维持处理器的低功耗模式的方法，包括：判定处理器要进入低功率模式；降低所述处理器的工作频率，而不降低支持该处理器的高速缓冲存储器的工作频率。
按照本发明的一种中维持监听吞吐量的同时维持处理器的低功耗模式的系统，包括：处理器；动态随机存取存储器；耦合到所述动态随机存取存储器以支持该处理器的高速缓冲存储器；以及用来在低功率模式中操作所述处理器和所述高速缓冲存储器的频率控制器，其中，所述高速缓冲存储器以第一频率运行，且所述处理器以第二频率运行，其中该第一频率比第二频率高。
附图说明
在附图中本发明被借助示例进行说明而不被限制。
图1举例说明了在维持监听吞吐量的同时为处理器提供低功率模式的装置的实施例。
图2举例说明了在多处理器系统中、在维持监听吞吐量的同时用来提供低功率模式的多处理器装置的实施例。
图3举例说明了在维持监听吞吐量的同时为处理器提供低功率模式的方法的实施例。
具体实施方式
下面的说明描绘了在维持监听吞吐量的同时为处理器提供低功率模式的技术的实施例。在下面的描述中，为了提供对本发明的更加彻底的理解，可能阐述许多特定的细节，诸如组件和系统配置。然而，对于本领域的一个技术人员来说，应当理解，本发明可以在不需要这些特定细节的情况下被实现。另外，为了避免不必要地模糊本发明，并不详细示出某些公知的结构、电路等等。
本发明的实施例包括用于在维持监听吞吐量的同时为处理器提供低功率模式的技术，并且其可以被应用于任何有高速缓冲存储器支持的处理器，所述高速缓冲存储器被监听以维持高速缓冲存储器的相关性，而不管所述高速缓冲存储器的任何其它属性或与之相关的协议如何。例如，所述技术可以被应用于二级(“L2”)高速缓冲存储器，其中所述处理器也由一级(“L1”)高速缓冲存储器支持，而且该技术也可以被应用于在多处理器系统中的处理器和应用于多内核处理器。
图1举例说明了在维持监听吞吐量的同时为处理器110提供低功率模式的装置100的实施例。在该实施例中，装置100是被装配在单硅片上的集成电路。
处理器110可以是任何由高速缓冲存储器支持的各种不同类型的处理器。例如，所述处理器可能是通用处理器，诸如来自英特尔公司的
Figure GA20173383200510121596101D00021
处理器家族，处理器家族，或者其他处理器家族的处理器，或者来自其他公司的其它处理器。
装置100也包括支持处理器110的高速缓冲存储器120，以及频率控制器130。在该实施例中，高速缓冲存储器120是任意尺寸的一级高速缓冲存储器，它通过系统总线150与主存储器140相连。总线代理160也通过系统总线150连接到主存储器140。主存储器140可能是任意类型的存储器，诸如动态或静态的随机存取存储器。总线代理160可能是另一种处理器，一种输入/输出设备，或任意其他的可以访问主存储器140的代理。在其他的实施例中，高速缓冲存储器120和总线代理160可以通过不同的总线、通过系统或外围控制器、通过点对点连接或以任意其它手段连接到主存储器。
高速缓冲存储器120可能包括高速缓冲存储器控制器121和高速缓冲存储器队列122。高速缓冲存储器控制器121控制对高速缓冲存储器120的访问。高速缓冲存储器队列121可能是队列、缓冲器或任意其他用于暂时存储将要被装载到高速缓冲存储器120中的数据或数据的地址的存储器元件。高速缓冲存储器120遵循高速缓冲存储器协议，所述协议要求高速缓冲存储器被监听来保持高速缓冲存储器相关性。例如，高速缓冲存储器120可能是反写型高速缓冲存储器，其必须被监听来判定总线代理160的存储器访问是否命中存储在高速缓冲存储器120中的行。
频率控制器130控制处理器110和高速缓冲存储器120的工作频率来以两种模式，即正常模式和低功率模式中的一种操作装置100。在正常模式中，处理器110和高速缓冲存储器120以相同的频率运行，所述频率是系统总线150的频率的倍数。在低功率模式中，处理器110的工作频率降低到系统总线频率的较低倍数，但是高速缓冲存储器120的工作频率保持在系统总线频率的较高倍数。因此，在低功率模式中，处理器110可能消耗较少的功率并且产生较低的热量，但是可以保持监听吞吐量，因为高速缓冲存储器120可能持续响应监听请求，而带有的等待时间不大于装置100处于正常模式中时的等待时间。
根据任意已知的功率管理协议或技术，频率控制器130可以把装置100从正常模式切换到低功率模式，反之亦然。例如，频率控制器可以包括或响应功率管理逻辑、寄存器或信号，所述信号判定或表明：因为处理器110不活动、不需要处理器110的最大性能、存在电源或热学管理问题，或者因为其他的原因，可以进入低功率状态。处理器110的工作频率可以通过时钟调速、调整锁相环，或任意其他已知的技术来改变。
在本发明的范围内频率控制器130并不是必需的。例如，在另一实施例中，处理器可以被硬布线或者被配置为以比不具有频率控制器的高速缓冲存储器低的频率持续工作。可选择地，频率控制器可以被用来以比所述高速缓冲存储器低的频率来运行处理器，但不切换所述装置到其他模式。
图2举例说明了用于在维持监听吞吐量的同时提供低功率模式的多处理器装置200的实施例。多处理器装置200可能是芯片多处理器，其中多处理器内核被装配在用于装配集成电路的单硅片或其他基底上，或者在多芯片封装、模块、卡、底板等等上。
多处理器装置200包括处理器210、处理器220、L1高速缓冲存储器211、L1高速缓冲存储器221、L2高速缓冲存储器230以及频率控制器240。L1高速缓冲存储器211与处理器210相关联，以及L1高速缓冲存储器221与处理器220相关联。处理器210以及220共享L2高速缓冲存储器230。
L1高速缓冲存储器与它们各自的处理器相关联，因为每个处理器正常地(例如，除监听以及查询访问外)将对可高速缓存的存储器空间的存储器访问呈现给它相关联的高速缓冲存储器。被关联的高速缓冲存储器互相分离并且相互不同，以及不同于任何其他的高速缓冲存储器。典型地，一个被关联的高速缓冲存储器的位置与它相关联的处理器在物理上临近，比它离任何其他的处理器更近。在本发明的范围内，多处理器装置200可以包括任意数目的附加处理器以及相关联的L1高速缓冲存储器。
L2高速缓冲存储器230通过系统总线260与主存储器250相耦合。L2高速缓冲存储器230可能包括高速缓冲存储器控制器231以及高速缓冲存储器队列232。L2高速缓冲存储器230遵循高速缓冲存储器协议，所述协议要求其被监听以保持高速缓冲存储器相关性。然而，L2高速缓冲存储器230的监听不需要监听L1高速缓冲存储器211或L1高速缓冲存储器221，因为L2高速缓冲存储器230被设计为包括在L1高速缓冲存储器211或L1高速缓冲存储器221中发现的所有的地址引用。尽管仍然需要L1高速缓冲存储器211或L1高速缓冲存储器221服务于某些监听，L2高速缓冲存储器230可能包括状态信息，以便它能够预测L1高速缓冲存储器的监听响应或过滤出所有的监听，那些绝对必须由L1高速缓冲存储器提供服务的监听除外。因此，可以最小化对于L1高速缓冲存储器的监听。
频率控制器240控制处理器210和220，L1高速缓冲存储器211和221，以及L2高速缓冲存储器230的工作频率，来以任意的正常模式或多个低功率模式操作多处理器装置200。在所有这些模式中，L1高速缓冲存储器211以与处理器210相同的频率运行，并且L1高速缓冲存储器221以与处理器220相同的频率运行。
在正常模式下，处理器210和220，L1高速缓冲存储器211和221，以及高速缓冲存储器230以相同的频率运行，所述频率是系统总线260的频率的倍数。在一种低功率模式中，处理器210和L1高速缓冲存储器211的工作频率被降低到系统总线频率的较低的倍数，但是处理器220和L1高速缓冲存储器221以及L2高速缓冲存储器230的工作频率保持为系统总线频率的较高的倍数。在另一种低功率模式下，处理器220以及L1高速缓冲存储器221的工作频率被降低到系统总线频率的较低倍数，但是处理器210，L1高速缓冲存储器221，以及L2高速缓冲存储器230的工作频率保持在系统总线频率的较高的倍数。在另一种低功率模式下，处理器210和220以及L1高速缓冲存储器211和221的工作频率被降低到系统总线频率的较低倍数，但是高速缓冲存储器120的工作频率保持在系统总线频率的较高的倍数。其他模式也可能是在本发明的范围内，例如，处理器210和220的工作频率可以都被降低，但是降低到系统总线频率的不同倍数。
图3是流程图，举例说明了在维持监听吞吐量的同时为处理器提供低功率模式的方法的实施例。在方框310，处理器以正常模式运行，其中处理器和支持处理器的高速缓冲存储器以相同的频率运行。在方框320，检测到一个情况，该情况指示所述处理器要进入低功率模式。在方框330，降低处理器的工作频率，但是不降低支持处理器的高速缓冲存储器的工作频率。在方框340，高速缓冲存储器以其在正常模式时相同的等待时间来服务于监听请求。
根据本发明的实施例设计的装置100、多处理器装置200或任何其他的组件或组件的一部分，可以在多种阶段被设计，从创造到仿真到制造。表示设计的数据可以多种方式表示所述设计。首先，正如在仿真中有用的那样，所述硬件可以使用硬件描述语言或者其他的功能描述语言表示。此外或作为选择，具有逻辑与/非晶体管门的电路级模型可以在设计过程的某些阶段生成。而且，在某一阶段，大多数的设计达到了一个水平，其中它们可以用表示各种设备的物理布局的数据来建模。在使用常规的半导体制造技术的情况下，表示设备布局模型的数据可能是指明在用来制造集成电路的不同掩膜层上的多个部件存在或缺失的数据。
在所述设计的任何表示中，所述数据可以被存储在任何形式的机器可读介质中。已调制的或其它被生成来传输这种信息的光或电波、存储器、或者磁或光存储介质，诸如盘，可以是机器可读介质。这些介质中的任何一种可以“运载”或“指示”所述设计，或者其它被用在本发明实施例中的信息，诸如在错误恢复例程中的指令。当指示或运载所述信息的电的载波被传输，到执行电信号的拷贝、缓冲或重新传输的程度时，制做一个新的拷贝。因此，通信提供商或网络提供商的动作可以是制作一个包含本发明技术的产品，例如载波的副本。
因此，公开了用于在清洗某一高速缓冲存储器时使用脏行(dirty line)提示阵列的技术。尽管已经描述了某几个实施例，并且在附图中示出，应当理解这些实施例仅仅是对广义发明的举例说明，而不作为限制，并且本发明不被限定到所示和描述的特定结构和安排，因为对于那些本领域的技术人员而言可能在学习本公开内容的基础上出现各种其它的修改。例如，处理器的工作频率可能被降低到不是总线频率倍数的频率，或者可能被一直降低到零(即，处理器没有被时钟控制)。在诸如这样的、快速发展并且不容易预见到进一步的进展的技术领域中，所公开的实施例可能在安排上和在使能技术进步的制造的细节上很容易地修改，而不脱离本公开内容的原理或附加权利要求的范围。

Claims (16)

1.一种在维持监听吞吐量的同时维持处理器的低功耗模式的装置，包括：
第一高速缓冲存储器；
第一处理器；
用来在低功率模式中操作所述装置的频率控制器，其中，第一高速缓冲存储器以第一频率运行，第一处理器以第二频率运行，其中第一频率比第二频率高；以及
系统总线，所述系统总线以不高于第二频率的第三频率运行。
2.权利要求1的装置，进一步包括通过所述系统总线耦合到第一高速缓冲存储器的存储器。
3.权利要求1的装置，其中所述频率控制器也用来：
在正常模式中运行所述装置，其中第一高速缓冲存储器和第一处理器以第一频率运行；
通过把所述装置从正常模式切换到低功率模式来减少所述装置的功率消耗。
4.权利要求3的装置，进一步包括第二处理器，其中：
第一处理器和第二处理器共享第一高速缓冲存储器；
在低功率模式以及在正常模式下，第二处理器以第一频率运行；并且
第一高速缓冲存储器，第一处理器，第二处理器，以及所述频率控制器被包括在单芯片上。
5.权利要求1的装置，进一步包括第二高速缓冲存储器，其中：
在存储器分级中第二高速缓冲存储器比第一高速缓冲存储器更靠近第一处理器，并且
在低功率模式中，第二高速缓冲存储器以第二频率运行。
6.权利要求5的装置，进一步包括通过所述系统总线耦合到第一高速缓冲存储器的存储器，其中：
第一高速缓冲存储器响应在系统总线上的监听请求，而并不将该监听请求传送到第二高速缓冲存储器。
7.权利要求1的装置，其中第一处理器，第一高速缓冲存储器，以及频率控制器被包括在单芯片上。
8.权利要求7的装置，进一步包括位于所述单芯片上的第二处理器，其中：
第一处理器和第二处理器共享第一高速缓冲存储器；并且
在低功率模式中，第二处理器以第一频率运行。
9.权利要求8的装置，进一步包括位于所述单芯片上的第二高速缓冲存储器和第三高速缓冲存储器，其中：
在存储器分级中，第二高速缓冲存储器比第一高速缓冲存储器更靠近第一处理器，并且在低功率模式中以第二频率运行；以及
在 存储器分级中，第三高速缓冲存储器比第一高速缓冲存储器更靠近第二处理器，并且在低功率模式中以第一频率运行。
10.一种在维持监听吞吐量的同时维持处理器的低功耗模式的方法，包括：
判定处理器要进入低功率模式；
降低所述处理器的工作频率，而不降低支持该处理器的高速缓冲存储器的工作频率，所述高速缓冲存储器的工作频率高于降低后的所述处理器的工作频率；
使系统总线以不高于降低后的所述处理器的工作频率的频率运行。
11.权利要求10的方法，进一步包括在低功率模式中以与不在低功率模式中相同的等待时间来服务于对所述高速缓冲存储器的监听请求。
12.权利要求11的方法，进一步包括在正常模式中运行所述处理器，其中该处理器和所述高速缓冲存储器以相同的频率运行。
13.一种在维持监听吞吐量的同时维持处理器的低功耗模式的系统，包括：
处理器；
动态随机存取存储器；
耦合到所述动态随机存取存储器以支持该处理器的高速缓冲存储器；
用来在低功率模式中操作所述处理器和所述高速缓冲存储器的频率控制器，其中，所述高速缓冲存储器以第一频率运行，且所述处理器以第二频率运行，其中该第一频率比第二频率高；以及
系统总线，所述系统总线以不高于第二频率的第三频率运行。
14.权利要求13的系统，其中所述高速缓冲存储器通过所述系统总线耦合到动态随机存取存储器。
15.权利要求13的系统，其中所述处理器，所述高速缓冲存储器，以及所述频率控制器被包括在一个单独的集成电路上。
16.权利要求13的系统，其中所述频率控制器也用来：
在正常模式中运行所述处理器，其中所述高速缓冲存储器和所述处理器以第一频率运行；并且
通过把所述处理器从正常模式切换到低功率模式来减少该处理器的功率消耗。
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