CN1753157A - 半导体封装物及其制造方法 - Google Patents

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Abstract

本发明是一种半导体封装物及其制造方法，所述半导体封装物的制造方法，包括下列步骤：提供一封装基板，其具有第一热膨胀系数且于该封装基板的表面上具有至少一接垫；形成一集成电路晶片，具有多个电子装置以及至少一耦合结构，该耦合结构是用于电性耦合于该封装基板上至少一接垫，且该集成电路晶片具有异于该第一热膨胀系数的一第二热膨胀系数；移除该集成电路晶片不具有电子元件的一部的部分厚度，使该集成电路晶片与该封装基板于温度变化时可大体扭曲；以及将该集成电路晶片接合于该封装基板。

Description

半导体封装物及其制造方法
技术领域
本发明是有关于半导体封装基板上集成电路晶片的粘着，且特别是有关于一种半导体装置的封装方法，其包括移除晶片的一部分厚度以允许晶片于温度变化下可大体随着封装基板扭曲，尽管其间存在有热膨胀系数上差异。
背景技术
集成电路晶片的封装是为制程中最重要的步骤之一，其显著地影响了封装晶片的整体的成本、元件表现与其可靠度。当半导体晶片达到更高程次的集积度时，晶片接合的封装技术便显得关键。集成电路晶片的封装占了元件制作成本的一大部分，而封装的失败将导致显著的良率下降。
随着半导体元件装置尺寸缩减，于一晶片上的半导体元件装置密度随着晶片尺寸而增加，因而使得晶片接合更具有挑战性。众多晶片接合技术采用锡球(solder balls)粘接于晶片上的接垫(即焊垫)，借以形成晶片至封装基板的电性连结。举例来说，C4(Controlled Collapse Chip Connection)接合(亦称为控制崩溃晶片接合)即为于电子封装中用于连结半导体晶片与电子封装基板的一种方式。C4接合为一种覆晶(flip-chip)技术，其中内连线是借由形成于晶片接垫上的小锡球(凸块)所达成。由于上述锡球形成了一区域阵列(一球格状阵列，BGA)，故C4技术可达到用于晶片内连接的一极高密度。如此的覆晶法具有与元件达成高密度内连接关系的优点，并具有低寄生电感(parasitic inductance)。
导致封装失败的另一主要原因在于晶片尺寸变大，进而使得各材料间的热膨胀系数(coefficient of thermal expansion)不匹配导致应力(如剪应力)的加大以及后续的失败变成极为困难的问题。特别地，于集成电路晶片与封装基板间通常保有一热膨胀系数的差异，进而使得封装物处于热负载时造成问题。此些应力往往导致覆晶凸块接点处破裂(flip-chip bump joint cracking)，即为介于锡球与接垫间的金属键结破裂或完全分离。为了解决上述接点破裂问题，便于集成电路晶片以及封装基板间设置底胶(例如一包覆物)，使之围绕锡球以帮助抵抗上述接点破裂现象。虽然上述方法可行，但是当采用无铅焊锡材料(如Sn/Ag/Cu，Sn/Ag，或Sn/Cu)所制造的焊锡时，起因于无铅材料脆度(brittleness)的增加，其脆度高于含铅材料(如Sn5/Pb95)以及甚至高于共晶焊锡(如Sn63/Pb37)，故类似的接点破裂问题明显增加。如此，便需要一种于覆晶技术中采用无铅焊锡封装集成电路晶片的方法，其不会遭遇已知技术的问题。
发明内容
有鉴于此，本发明的主要目的就是提供一种半导体封装物的制造方法。上述方法提供一封装基板，具有第一热膨胀系数且于该封装基板的表面上具有至少一接垫(bonding pad)。上述方法亦包括形成一集成电路晶片，具有多个电子装置以及至少一耦合结构，该耦合结构是用于电性耦合于该封装基板上至少一接垫，且该集成电路晶片具有异于该第一热膨胀系数的一第二热膨胀系数。上述方法更包括了移除该集成电路晶片不具有电子元件的一部的部分厚度，使该集成电路晶片与该封装基板于温度变化时可大体扭曲。上述方法亦包括将该集成电路晶片接合于该封装基板。
本发明所述的半导体封装物的制造方法，移除该集成电路晶片部分厚度的步骤移除了该集成电路晶片大体2/3的厚度。
本发明所述的半导体封装物的制造方法，更包括耦接一散热器至该集成电路晶片的一接地面的步骤。
本发明所述的半导体封装物的制造方法，该接垫为冶金接垫(metallurgically bonding)。
另一方面，本发明提供了一种半导体封装物。上述半导体封装物包括一封装基板，具有第一热膨胀系数且于该封装基板的表面上具有至少一接垫(bonding pad)。此外，上述半导体封装物包括一集成电路晶片，由一半导体晶圆所形成，其中该集成电路晶片包括多个电子装置，形成于该集成电路晶片内以及至少一耦合结构，用于电性耦合于该封装基板上至少一接垫。于本实施例中，上述集成电路晶片亦包括一第二热膨胀系数，异于该第一热膨胀系数。此外，本半导体封装物集成电路晶片包括少于该半导体晶圆的一厚度的一最终厚度，其中该最终厚度可使该集成电路晶片与该封装基板于温度变化时可大体扭曲。
本发明所述的半导体封装物，该最终厚度为该半导体晶圆厚度的1/3。
本发明所述的半导体封装物，该半导体晶圆的厚度介于29～31密尔，而该集成电路晶片的厚度介于3～8密尔。
本发明所述的半导体封装物，更包括一散热器，耦接于该集成电路晶片不包括该些电子元件的一表面。
本发明所述的半导体封装物，更包括一金属层间介电层，邻近于该集成电路晶片的最接近该封装基底的一表面，其中至少一耦合结构邻近设置于该金属层间介电层。
本发明所述的半导体封装物，更一介电包覆物，位于该集成电路晶片与该封装基板间，该介电包覆物大体环绕至少一该耦合结构以及至少一该接垫。
本发明所述的半导体封装物，该封装基板是选自于包括玻璃、陶瓷、绝缘层上覆硅、聚合物、硅、锗化硅、具有导电线路的单层印刷电路板以及具有导电线路的多层印刷电路板所组成族群之一。
本发明所述的半导体封装物，该集成电路晶片包括至少一耦合结构用于冶金接合该集成电路晶片于该封装基板的至少一该接垫。
附图说明
图1为一侧视剖面图，用以说明本发明一实施例的集成电路晶片封装物；
图2为一放大图，用以显示图1内集成电路晶片封装物的一部分；
图3显示了具有数条集成电路晶片厚度与剪应力的计算曲线的图表。
具体实施方式
为了让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举一较佳实施例，并配合所附图示，作详细说明如下：
请参照图1，显示了依据本发明一实施例的集成电路晶片(chip)的封装物(package)100的侧视剖面情形。封装物100包括一集成电路晶片110，集成电路晶片110内具有多个集成电路构件(如电子元件)以构成一可操作电路。集成电路晶片110是粘着于一封装基板120上，以形成与环境间的保护，并借由包含集成电路晶片110的封装物100于后续组装时粘着至一电路板上。
集成电路晶片110可借由如前述技术之一的覆晶接合技术而安装于封装基板120上。如此的覆晶技术依照一球格状阵列(BGA)于集成电路基片110的表面上的形成锡球130，且可接着借由冶金地(metallurgically)接合至于封装基板120粘着表面上的特定接垫(bonding pad)处。封装基板120亦具有位于用于粘着整个封装基板100至另一构件的对应表面上的球格状阵列130a。当集成电路晶片110粘着于封装基板120上时，通常于集成电路晶片110与封装基板120间通常形成有环绕锡球130的底胶(underfill)。如此的底胶140有助于抗拒前述的接点破裂情形，当集成电路晶片110处的锡球130破裂(通常为分离)时，其是起因于集成电路晶片110与封装基板120所包含材料间存在有热膨胀系数差异，进而导致集成电路晶片110与基板130依不同方式扭曲所造成。
于集成电路的封装物100的制造过程中，因环保因素，通常使用无铅焊锡。无铅焊锡例如为Sn/Ag/Cu，Sn/Ag，以及Sn/Cu。虽然借由上述材料可提供较含铅焊锡为优的环保上的优点，然而经常增加类似凸块接点破裂的情形。其原因是为无铅焊锡的脆度(brittleness)较含铅焊锡(如Sn5/Pb95)为大，且甚至大于仍旧含铅(如Sn63/Pb37)的共晶焊锡。因此，由于集成电路晶片110以及封装基板120间热膨胀系数的差异依旧存在，且由于无铅焊锡通常较易脆，便因此增加类似上述凸块接点破裂的情形。即使采用散热板150耦接于集成电路晶片110的上表面，以及抗弯片160耦接于散热器150以及基板120之间，上述凸块接点破裂情形仍有可能发生。
如图1所图示的集成电路的封装物100以及依据前述制造方法可克服常见于传统封装物内的接点破裂问题。特别地，前述实施例的制造方法中，于将集成电路晶片110粘着于封装基板120上之前，将先行对集成电路晶片110进行厚度上的研磨(back-grinding)。借由移除集成电路晶片110一显著部分的厚度，可因而降低由于集成电路晶片110与基板120间的热膨胀系数差异所造成的应力，并避免发生于最终封装物内的凸块接点破裂情形。更特别地，当集成电路晶片110以及基板120的热膨胀系数差异仍保持不变时(由于其仍为相同材料所构成)，前述材料的移除将造成集成电路晶片110与封装基板120于扭曲差异上的降低。当集成电路晶片110显著地变薄时，于温度变化时集成电路晶片110将具有倾向大体依照封装基板120内的扭曲行为的类似扭曲行为。因此，当集成电路晶片110变薄时，其将变的较符合封装基板120的形状、扭曲行为或曲率，而非于不同处远离封装基板120而导致凸块接点破裂情形以及其它类似缺陷。如此，可于升温下降低两者间的变形差异。
于一实施例中，上述制程至少自集成电路装置110的自由侧或表面移除了集成电路晶片110的1/2厚度。于部分实施例中，可移除集成电路晶片110的2/3以上厚度。举例来说，用以切割而成集成电路晶片110的半导体晶圆通常具有约为29～31密尔(mil)的厚度。借由上述方法的施行，集成电路晶片110的最终厚度将减至3～8密尔(mil)。于另一实施例中，集成电路晶片110厚度的移除可于集成电路晶片仍为半导体晶圆的一部分时完成(当其仍为一晶方时)。于上述实施例中，整个晶圆可磨至于集成电路晶方后完成。然而于另一实施例中，集成电路晶片110的厚度移除可于晶圆切片成个别的晶片后与集成电路晶片110接合于封装基板120前完成。于另一实施例中，晶片的厚度移除可于集成电路晶片110粘着至构装基板120上后完成。
请参照图2，显示了图1中的集成电路晶片的封装物100的一部分的放大图。如前所述，封装物100包括一集成电路晶片110，其采用覆晶接合技术借由冶金接合一锡球130阵列而粘着于一封装基板120上。介电材质的底胶140则环绕于介于集成电路晶片110的接垫与封装基板120间的接垫。
于上述放大图式中，于集成电路晶片110的底面形成有一金属层间介电层210，其邻近于封装基板120。金属层间介电层210通常为伴随有如铜的一薄金属层的低介电常数(k＜3.5)介电层。所使用的低介电常数介电材料例如为Black Diamond、SiLK以及CORAL。近年来，于金属层间介电层210内采用铜金属以及低介电常数介电材料已被证实可具有较快的表现、较小的晶片尺寸以及较低的整体能量消耗。不幸地，如此优越表现的低介电常数的金属层间介电层210的通常具有较差的机械及热特性。由于上述问题，制造商开始仅于集成电路晶片110内存在最多信号线的底部密集信号线层处使用低介电常数介电材料的金属层间介电层210。然采用低介电常数介电材料的金属层间介电层210，由于此些膜层紧邻于保护层与接垫或覆晶的凸块处，此处的应力程度通常最为显著与严重，故通常采用二氧化硅替代金属层间介电层210的低介电常数介电材料以避免金属层间介电层210与锡球130之间的连结失败情形。
当于封装制程中使用陶瓷封装基板时，通常集成电路晶片110与封装基板120的连结可靠度可为较佳。然而，当封装基板120使用有机(塑料)材质时，通常需要额外的制造步骤，例如底胶140的使用，以确保较可靠的连结。如此主要由于前述的集成电路晶片110与封装基板120之间的热膨胀系数上的差异。其结果为，集成电路晶片110以及封装基板120间的热膨胀系数差异将于温度改变时导致封装物100中的集成电路晶片110的弯曲或扭曲。特别地，由于集成电路晶片110与封装基板120具有显著的热膨胀系数差异，封装物100的各构件通常依照不同形式以及不同程度而弯曲。因此，当温度改变时，低介电常数材料的金属层间介电层便自集成电路晶片110上的金属迭层处脱落并进而增加其破裂。上述问题浅在地造成了前述的凸块接点破裂情形。
暂不论凸块接点破裂等共通问题，由于极佳的电性特质以及较陶瓷封装技术具有相对低成本，使得有机封装技术普遍获得应用。此外，打线接合封装技术亦可能造成硅的集成电路晶片110与有机材质的封装基板120的热膨胀系数差异。相较于覆晶封装，虽然传统打线接合封装因于热膨胀系数差异的失败案例较不显著。然而，当今打线接合封装技术仍遭受晶片尺寸缩减与电性表现要求的挑战。因此，覆晶构装技术，虽易受到凸块接点破裂与金属层间介电层210的脱落的影响，但仍为当今封装技术的最佳选择。
所幸，于前述技术中，于安装于封装基板120之前自原先半导体晶圆降低集成电路晶片110的厚度可应付前述低介电常数介电材料的金属层间介电层210的脱落情形。前述技术于采用无铅焊锡时除可降低如上述脱落情形亦可防止不期望的凸块接点破裂情形。如此，当借由移除集成电路晶片110的特定量以显著地薄化之时，集成电路晶片110温度变化时将接着倾向于按照封装基板120的扭曲情况而改变，因而降低了起因于两者间热膨胀系数差异的影响并降低了金属层间介电层210的脱落情形以及凸块接点破裂情形。
请参照图3，图表300图标了于不同集成电路晶片厚度时所计算到的剪应力(shear stress)的多个标线。如图表300的图标，于厚度改变时，集成电路晶片110以及构装基板120间的热剪应力显著降低。请参照图2与图表300，仅于金属层间介电层210处以及锡球130与集成电路晶片110的接合处进行剪应力的量测。
请参照图3中的各标线，标线310图标了当于封装元件内应用一第一封底材料(底胶B)时，于图2内a点处的金属层间介电层210剪应力的降低。标线320图标了当于封装元件内应用一第一封底材料(底胶B)时，于图2内b点处的接点剪应力的降低。标线330则图标了当于封装元件内应用一第二封底材料(底胶D)时，于图2内a点处的金属层间介电层210剪应力的降低。标线340则图标了当于封装元件内应用第二封底材料(底胶B)时，于图2内b点处的接点剪应力的降低。经由上述图表300图标的标线，借由降低集成电路晶片100的厚度可得到上述优点，而于连接处的临界点的剪应力的降低亦可借由结合前述方法以及其它种类的封底材料而达成。
以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。
附图中符号的简单说明如下：
100～封装物
110～集成电路晶片
120～封装基板
130～锡球
130a～球格状阵列
140～底胶
150～散热器
160～抗弯片
210～金属层间介电层
a～金属层间介电层处剪应力量测点
b～凸块接点处剪应力量测点

Claims (12)

1、一种半导体封装物的制造方法，其特征在于所述半导体封装物的制造方法包括下列步骤：
提供一封装基板，具有第一热膨胀系数且于该封装基板的表面上具有至少一接垫；
形成一集成电路晶片，具有多个电子装置以及至少一耦合结构，该耦合结构是用于电性耦合于该封装基板上至少一接垫，且该集成电路晶片具有异于该第一热膨胀系数的一第二热膨胀系数；
移除该集成电路晶片不具有电子元件的一部的部分厚度，使该集成电路晶片与该封装基板于温度变化时可扭曲；以及
将该集成电路晶片接合于该封装基板。
2、根据权利要求1所述的半导体封装物的制造方法，其特征在于：移除该集成电路晶片部分厚度的步骤移除了该集成电路晶片2/3的厚度。
3、根据权利要求1所述的半导体封装物的制造方法，其特征在于：更包括耦接一散热器至该集成电路晶片的一接地面的步骤。
4、根据权利要求1所述的半导体封装物的制造方法，其特征在于：该接垫为冶金接垫。
5、一种半导体封装物，其特征在于所述半导体封装物包括：
一封装基板，具有第一热膨胀系数且于该封装基板的表面上具有至少一接垫；
一集成电路晶片，由一半导体晶圆所形成，该集成电路晶片包括：
多个电子装置，形成于该集成电路晶片内；
至少一耦合结构，用于电性耦合于该封装基板上至少一接垫；
一第二热膨胀系数，异于该第一热膨胀系数；
一最终厚度，少于该半导体晶圆的一厚度，其中该最终厚度可使该集成电路晶片与该封装基板于温度变化时可扭曲。
6、根据权利要求5所述的半导体封装物，其特征在于：该最终厚度为该半导体晶圆厚度的1/3。
7、根据权利要求5所述的半导体封装物，其特征在于：该半导体晶圆的厚度介于29～31密尔，而该集成电路晶片的厚度介于3～8密尔。
8、根据权利要求5所述的半导体封装物，其特征在于：更包括一散热器，耦接于该集成电路晶片不包括该些电子元件的一表面。
9、根据权利要求5所述的半导体封装物，其特征在于：更包括一金属层间介电层，邻近于该集成电路晶片的最接近该封装基底的一表面，其中至少一耦合结构邻近设置于该金属层间介电层。
10、根据权利要求5所述的半导体封装物，其特征在于：更包括一介电包覆物，位于该集成电路晶片与该封装基板间，该介电包覆物环绕至少一该耦合结构以及至少一该接垫。
11、根据权利要求5所述的半导体封装物，其特征在于：该封装基板是选自于包括玻璃、陶瓷、绝缘层上覆硅、聚合物、硅、锗化硅、具有导电线路的单层印刷电路板以及具有导电线路的多层印刷电路板所组成族群之一。
12、根据权利要求5所述的半导体封装物，其特征在于：该集成电路晶片包括至少一耦合结构用于冶金接合该集成电路晶片于该封装基板的至少一该接垫。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101060088B (zh) * 2006-04-20 2010-05-19 台湾积体电路制造股份有限公司 半导体封装结构及其制造方法
WO2017107030A1 (en) * 2015-12-22 2017-06-29 Intel Corporation Eliminating die shadow effects by dummy die beams for solder joint reliability improvement
CN110660675A (zh) * 2018-06-29 2020-01-07 台湾积体电路制造股份有限公司 半导体装置及形成方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060060980A1 (en) * 2004-09-22 2006-03-23 Taiwan Semiconductor Manufacturing Company, Ltd. Ic package having ground ic chip and method of manufacturing same
EP3105300B1 (en) 2014-02-13 2019-08-21 Honeywell International Inc. Compressible thermal interface materials
US10781349B2 (en) 2016-03-08 2020-09-22 Honeywell International Inc. Thermal interface material including crosslinker and multiple fillers
US11041103B2 (en) 2017-09-08 2021-06-22 Honeywell International Inc. Silicone-free thermal gel
US11072706B2 (en) 2018-02-15 2021-07-27 Honeywell International Inc. Gel-type thermal interface material
US11373921B2 (en) 2019-04-23 2022-06-28 Honeywell International Inc. Gel-type thermal interface material with low pre-curing viscosity and elastic properties post-curing
CN110957288B (zh) * 2019-11-25 2021-07-13 北京遥测技术研究所 一种大功率器件散热装置及方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100214549B1 (ko) * 1996-12-30 1999-08-02 구본준 버텀리드 반도체 패키지
US6040631A (en) * 1999-01-27 2000-03-21 International Business Machines Corporation Method of improved cavity BGA circuit package
US6245677B1 (en) * 1999-07-28 2001-06-12 Noor Haq Backside chemical etching and polishing
US6559525B2 (en) * 2000-01-13 2003-05-06 Siliconware Precision Industries Co., Ltd. Semiconductor package having heat sink at the outer surface
JP2002222901A (ja) * 2001-01-29 2002-08-09 Sony Corp 半導体デバイスの実装方法及びその実装構造、半導体装置の製造方法及び半導体装置
US6607942B1 (en) * 2001-07-26 2003-08-19 Taiwan Semiconductor Manufacturing Company Method of fabricating as grooved heat spreader for stress reduction in an IC package
JP4023159B2 (ja) * 2001-07-31 2007-12-19 ソニー株式会社 半導体装置の製造方法及び積層半導体装置の製造方法
US6552267B2 (en) * 2001-08-13 2003-04-22 Taiwan Semiconductor Manufacturing Co., Ltd. Microelectronic assembly with stiffening member
US7015066B2 (en) * 2001-09-05 2006-03-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method for stress reduction in flip chip bump during flip chip mounting and underfill process steps of making a microelectronic assembly
US6939789B2 (en) * 2002-05-13 2005-09-06 Taiwan Semiconductor Manufacturing Co., Ltd. Method of wafer level chip scale packaging
US6782897B2 (en) * 2002-05-23 2004-08-31 Taiwan Semiconductor Manufacturing Co., Ltd. Method of protecting a passivation layer during solder bump formation
US7358618B2 (en) * 2002-07-15 2008-04-15 Rohm Co., Ltd. Semiconductor device and manufacturing method thereof
US6656827B1 (en) * 2002-10-17 2003-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. Electrical performance enhanced wafer level chip scale package with ground
US20060060980A1 (en) * 2004-09-22 2006-03-23 Taiwan Semiconductor Manufacturing Company, Ltd. Ic package having ground ic chip and method of manufacturing same

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101060088B (zh) * 2006-04-20 2010-05-19 台湾积体电路制造股份有限公司 半导体封装结构及其制造方法
WO2017107030A1 (en) * 2015-12-22 2017-06-29 Intel Corporation Eliminating die shadow effects by dummy die beams for solder joint reliability improvement
CN110660675A (zh) * 2018-06-29 2020-01-07 台湾积体电路制造股份有限公司 半导体装置及形成方法
CN110660675B (zh) * 2018-06-29 2022-11-29 台湾积体电路制造股份有限公司 半导体装置及形成方法

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