CN1677814A - 低声频噪声电源控制器及其方法 - Google Patents

Abstract

本发明涉及低声频噪声电源控制器及其方法，在一种实施例中，在轻负载状态下电源系统的电源控制器使用一种算法减小给输出晶体管的驱动脉冲的数量。该算法将给输出晶体管的驱动脉冲分为组并且对于通过控制器发布的每组驱动脉冲删除一些驱动脉冲。每个连续组删除附加的驱动脉冲。

Description

低声频噪声电源控制器及其方法

在先申请的参考

本申请已经于2005年3月29日在美国申请，专利申请号为10/810864。

技术领域

一般地说，本发明涉及一种电子器件，更具体地说，涉及一种形成半导体器件的方法和结构。

背景技术

在过去，各种各样的方法和电路用于实施开关电源。为了使功耗最小，一些实施方案以低频切换功率晶体管或者可以以较短的脉冲串接通或切断功率晶体管。使功耗最小化的一种实施方案公开在2001年6月26日授予给Dong-Yong等人的美国专利号6,252,783中。

这种实施方案的一个问题是声频噪声。在功率晶体管的开关频率减小时，它通常在声频范围中产生噪声。声频噪声通常是比较讨厌并且成为电源的用户的麻烦。

因此，理想的是提供一种减小了功耗并且声频噪声最小的开关电源。

附图说明

附图1所示根据本发明的电源系统的一种实施例的一部分的示意图；

附图2所示为根据本发明的附图1的电源系统的一部分的电源控制器的一部分的实施例的示意图；

附图3所示为根据本发明的附图2的电源控制器的一部分的实施例的示意图；

附图4所示为根据本发明的附图2的电源控制器的信号和操作序列的一部分的时序图的曲线图；

附图5所示为根据本发明的附图2的电源控制器的另一部分的实施例的示意图；

附图6所示为根据本发明形成的附图2的电源控制器的半导体管芯的实施例的一部分的放大视图。

为了使说明清楚简洁，在附图中的元件不必按比例，并且在不同的附图中相同的参考标号表示相同的元件。此外，为了使描述简洁，省去了对十分公知的步骤和元件的详细描述。

具体实施方式

附图1所示为电源系统10的一部分的实施例的示意图，电源系统10包括在控制器11和系统10的操作过程中使声频噪声最小的电源控制器11。控制器11接收在电压输入12和电压返回13之间的功率，而系统10在输出14上提供输出电压。应用到输入12的电压通常是整流的AC电压比如整流的家用电源电压。其它的部件通常外部连接到控制器11以给系统10提供所需的功能。例如，能量存储电感器21、能量存储电容器22、上输出晶体管18和下输出晶体管19通常外部连接到控制器11。控制器11的输出16和17分别连接到晶体管18和19。晶体管18和19通常是在输入12和返回13之间串联连接的开关功率晶体管，并且在晶体管18和19的串联连接上具有开关节点27。通常包括反馈电阻器24和25的反馈网络23外部连接到控制器11。电阻器24和25通常串联连接在输出14和返回13之间，并且在电阻器24和25之间的串联连接上具有反馈节点26。反馈信号(FB)形成在反馈节点26上。示出了晶体管18和19、电感器21、电容器22和电阻器24和25以帮助描述控制器11的操作。在大多数实施例中，网络23、晶体管18和19、电感器21、电容器22和电阻器24和25都外部连接到在其上形成了控制器11的半导体管芯。典型地，除了输出电压之外，负载15连接在输出14和返回13之间以从系统10接收负载电流。

控制器11的开关部分提供了对本领域普通技术人员十分公知的典型开关电源操作特征。开关部分包括在振荡器32的输出上提供时钟(Clock)信号的振荡器32、接收Clock信号并将用于提供开关信号的电压斜坡信号提供给晶体管18和19的斜坡发生器31、斜坡比较器51和除了用于驱动晶体管18和19的驱动器之外还提供典型的开关电源控制器的逻辑功能的逻辑和驱动器块52。块52从发生器31接收斜坡电压并以驱动脉冲驱动晶体管18和19以在输出14上形成输出电压。块52具有连接到输出16和17以驱动晶体管18和19的输出。本领域普通技术人员会理解块52可以包括各种其它公知的部件和功能比如欠电压保护、过电流保护、软启动和各种其它十分公知的功能。

除了开关部分之外，控制器11也包括采样保持块36、误差放大器34、零交叉检测器53、逻辑和滤波块54、电源接通复位(POR)电路或电源接通复位(POR)35、过压比较器49、滚回(rollback)控制块56和模式改变比较器50。控制器11的参考发生器或参考33提供由控制器11的不同部分使用的四个不同的参考电压，标识为Vref1、Vref2、Vref3和Vref4。控制器11从在控制器11的反馈输入29上的节点26接收反馈信号。误差放大器34在倒相输入上接收反馈信号，在非倒相输入上接收Vref1电压，以及在连接到节点43的放大器34的输出上相应地产生可变误差电压。补偿网络或COMP37可以连接在输入29和放大器34的输出之间以便提供对反馈信号的补偿。这种补偿网络对于本领域普通技术人员是十分公知的。电源接通复位35被形成为从输入12接收输入电压并相应地提供指示在输入12上的输入电压为低和控制器11应该复位的电源接通复位(POR)信号。在输入电压为低时POR信号是逻辑零。

控制器11被形成为以在此称为正常操作模式和轻负载模式的两种不同的模式操作。在正常操作模式中，控制器11的开关部分给晶体管18和19提供周期性驱动脉冲。一般以通过振荡器32产生的Clock信号的频率产生驱动脉冲。因此，Clock信号的每个周期是驱动脉冲可能发生的时间间隙。在某些实施例中，时间间隙可以是Clock信号的多个周期。在轻负载的条件下，提供给负载15的输出电流可以很小。在这种情况下，理想的是减小给晶体管18和19的驱动脉冲数量以便改善系统10的效率。控制器11被形成为检测这种轻负载状态并改变系统10的操作模式。在负载电流减小到第一值时发生轻负载状态。在轻负载模式下，滚回控制块56防止逻辑和驱动器块52产生给晶体管18和19的一些驱动脉冲。所省去的驱动脉冲被选择以使通过控制器11产生的声频噪声量最小。在轻负载模式过程中省去一些驱动脉冲可以使输出电压降低。控制器11被形成为，如果在输出14上的输出电压减小到有损于负载15的操作的值则从轻负载模式复位。这个值被称为模式改变电压值或者模式改变电压。在输出电压降低到模式改变电压时，比较器50的输出变高，指示控制器11应该从轻负载状态复位并进入正常操作模式。因此，比较器50的输出用作模式改变信号。为了形成模式改变信号，比较器50具有连接成从参考33接收Vref3的非倒相输入和具有连接到输入29以接收反馈信号的倒相输入。Vref3信号被形成为表示模式改变电压。比较器50的输出连接到逻辑和滤波块54的输入。

零交叉检测器53与逻辑和滤波块54被形成为检测轻负载状态，并提供指示当前存在轻负载状态的轻负载锁存(LLL)信号。在每次通过电感器21的电流反向时检测器53产生零交叉检测信号。检测器53具有耦合到开关节点27以便检测零交叉的输入和提供零交叉检测的信号的输出。在晶体管19启动的同时在节点27相对于返回13每次变为正时，检测器53产生零交叉检测信号。块52被形成为在检测到零交叉时驱动输出17变低并切断晶体管19。这个操作极大地减小了反向电感器电流。这种零交叉检测器对于本领域普通技术人员来说是十分公知的。在块54连续地接收所需数量的零交叉检测信号而不通过比较器50或块56复位时，块54产生轻负载锁存(LLL)信号。在优选实施例中，逻辑和滤波块54在产生LLL信号之前接收8个连续的零交叉检测信号。8个连续的零交叉检测到负载电流已经降低到第一值并且存在轻负载状态。8个交叉被选择以提供足够的抗噪性以确保所检测到的电流改变不是瞬变性，而是通过负载15所要求的电流改变。

滚回控制块56接收LLL信号并在间隔输出上周期性地提供间隔(Bank)信号，该间隔信号防止逻辑和驱动器块52产生到晶体管18和19的驱动脉冲。块56也从振荡器32接收Clock信号，从电源接通复位35接收电源接通复位(POR)信号、在Vref2输入上的Vref2信号和在FB输入上的反馈(FB)信号。块56产生间隔信号、用于启动采样保持块36以采样放大器34的输出的采样信号和轻负载锁存复位(LLLR)信号。LLLR信号指示轻负载模式应该复位并且控制器11应该切换到正常操作模式。逻辑和滤波器块54接收LLLR信号并对LLL信号求反以从在轻负载模式下的操作中取消控制器11和块56。

采样保持块36被形成为对于两种操作模式改变提供给斜坡比较器51的误差信号。在正常的操作模式中，采样保持块36从放大器34的输出将变化的误差电压提供给误差节点44和斜坡比较器51作为误差信号。块36也采样在节点43上的变化的误差电压值并存储变化的误差电压值。在轻负载模式下，采样保持块36将采样的误差电压提供给节点44和斜坡比较器51作为误差电压。采样保持块36包括存储电容器38、第一开关39、第二开关40、第三开关41、第四开关45、第五开关46、第六开关30和第七开关47，这些开关用于将放大器34的输出连接到比较器51的输入或断开它。在正常的操作模式中，开关39、46和47打开，而开关30、40和45关闭，因此在节点43上的误差电压连接到比较器51的倒相输入。开关41在来自振荡器32的时钟的每个上升边缘上在正常操作模式中稳定由在采样逻辑块或采样逻辑42中的单触发器(one shot)140所确定的较短时间。这允许在节点43上的误差电压存储在电容器38中。在轻负载模式中，开关39、46和47关闭，而开关30、40、41和45打开，因此放大器34与比较器51的输入断开，并且在电容器38上的采样的误差电压连接到比较器51的倒相输入。也是在这个轻负载结构中，开关30将反馈网络23与误差放大器34的负输入断开，开关39以单元增益反馈限制误差放大器34，开关40将Vref1与误差放大器34的正输入断开，以及开关47将比较器51的输入限制到误差放大器34的正输入。误差放大器34的这个轻负载模式结构使在节点43上的电压的变化最小化。开关30、39、40、41、45、46和47通常是本领域普通技术人员十分公知的MOS传输门。采样逻辑42包括单触发器140、NAND门141-144和反向器145-147。在轻负载模式中，LLL信号是逻辑1或更大。这在反向器146的输出和NAND门142的输入上强制逻辑零或低电平。在NAND门142的输入上的零迫使它的输出为高状态或者逻辑1。在采样信号是逻辑零或低时，反向器145的输出为高，使NAND门144的输出变低并且反向器147的输出变高。低采样信号也使NAND门141的输出变高。由于NAND门142的输出也为高，因此NAND门143的输出变低。在反向器147的输出变高时，开关39、47和46关闭，而开关40、45和30打开。在NAND门143的输出为低时，开关41关闭。在反向器147的输出为逻辑零或低时，开关39、47和46打开，而开关40、45和30关闭。在采样信号为低时，采样的误差电压仍然保持基本恒定的值，因此在比较器51的输出上的信号的占空比和输送给晶体管18和19的脉冲的占空比在每组驱动脉冲中仍然保持基本恒定。从下文可以看出，采样信号变高，因此采样的误差电压可以被调节到更精确地反映在输出14上的输出电压的值。

在控制器11在轻负载模式下操作时，控制器11实施驱动脉冲算法以改善系统10的效率并基本消除声频噪声。作为驱动脉冲算法的一部分，块56将其间控制器11驱动晶体管18和19的时间间隙组织或分组为包含所需数量的时间间隙的一组或集合。每个时间间隙对应于控制器11的开关部分使用它以产生用于晶体管18和19的每个驱动脉冲的时间间隙。这个时间间隙通常对应于来自振荡器32的Clock信号的一个周期。作为驱动脉冲算法的另一部分，在每个时间间隙中，块52使用通过块56产生的间隔信号以删除或抑制特定的时间间隙的驱动脉冲。如果维持间隔信号，则控制器11不给晶体管18和19提供驱动脉冲，因此，删除或省去该驱动脉冲。对于在控制器11已经发布第一组时间间隙之后的随后的每个时间间隙组，块56增加间隔信号的数量。因此，对于随后的每个时间间隙组，块56控制控制器11以省去或删除附加的驱动脉冲。对于每个连续的时间间隙组，删除附加的驱动脉冲的这个序列继续直到输出电压降低到滚回值。滚回值通常比模式改变值更接近所需的输出电压值。因此，模式改变电压值小于滚回电压值。在优选的实施例中，该滚回值表示在所需的输出电压降低一个百分点(1％)，而模式改变值表示所需的输出电压降低三个百分点(3％)。如果输出电压降低到滚回值，则块56滚回脉冲消除算法并重新插入从先前的时间间隙组中消除的最后驱动脉冲。注意，在输出电压降低到滚回值时，块36也对误差电压的再采样进行初始化，如下文更加详细地解释。只要输出电压小于或等于滚回值(但大于模式改变电压)，则对于每个连续的时间间隙组，通过重新插入一个先前的驱动脉冲，块56继续滚回该算法，直到块56已经插入了除了一个以外的全部驱动脉冲或者直到输出电压上升到滚回值之上。如果输出电压上升到滚回值之上，则块56继续从每个连续的时间间隙组中消除一个驱动脉冲的算法序列。如果输出电压保持等于或小于滚回电压并且块56已经重新插入了除了一个以外的全部驱动脉冲，则块56继续抑制该一个驱动脉冲直到这个序列重复被称为重复次数的次数。一旦这个序列重复等于重复次数的次数，则块56维持使块54复位的LLLR信号，这个信号使轻负载锁存(LLL)信号求反，由此将控制器11切换到正常操作模式。

如下文更详细地描述，只要输出电压降低到滚回值或者模式改变值或之下，则采样信号变高以允许误差电压可调节或者再采样并存储在电容器38中。在采样信号变高的同时，暂停该算法并且操作切换到正常模式。在采样信号一旦再次变低时该算法从暂停点继续。

附图2示意性地示出了实施用于块56的上文描述的操作序列的优选功能块附图实施例。操作序列可以通过其它的块图和电路实施，只要实施所描述的操作序列。在这个优选的实施例中，块56将时间间隙分成16的组。也是在这个优选实施例中，块56以16的组中的第16个时间间隙开始清除驱动脉冲并下计数，清除偶数编号的驱动脉冲和剩下奇数编号的驱动脉冲以驱动晶体管18和19。每隔一个清除一个驱动脉冲，剩下在通过时间间隙组表示的周期上间隔开的一些驱动脉冲，由此在控制器11的轻负载模式中使声频噪声最小化。此外，在优选实施例中，重复次数被选择为3，以便在发生电流瞬变时确保控制器11能够快速地退出轻负载模式并返回到正常操作模式。

块56包括同步计数器57、偶数上/下计数器或偶数计数器59、进位(skip)计数器58、数字比较器61、轻负载(LL)复位或LL复位块62、间隔逻辑块63和采样控制块110。同步计数器57是用于将时间间隙分为十六(16)的组的同步四(4)位翻转计数器。同步计数器57从反向器66的输出接收倒相的时钟信号，并在Clock信号的负边缘(对应于CLK信号的负边缘)上从零到15连续地计数以形成16的组。决56的所有其它存储元件(包括块63的存储元件)在Clock信号的正边缘(对应于CLK信号的正边缘)上工作。计数器57的输出是表示在计数器57内的四个元件的状态的4位信号。计数器57的输出连接到块63的四个CNT输入和比较器61的四个B输入。偶数计数器59和进位计数器58都用于识别将从其中删除驱动脉冲的16个时间间隙的特定的时间间隙。计数器59是仅对偶数计数的4位同步偶数上/下计数器。计数器59从在计数器59的时钟一(C1)输入上的间隔逻辑块63接收时钟信号。计数器59也从控制计数器59的上或下计数方向的块63中接收上计数控制输入。计数器59的输出是表示在计数器59内的计数器元件的状态的4位输出。进位计数器58是也对偶数计数的4位并行可装载的仅偶数上计数器。进位计数器58具有接收计数器59的4个输出的4个并行输入(I)。计数器58具有表示在计数器58内的计数器元件的状态的4个并行输出(O)。计数器58具有连接到块63的对应输出的时钟二(C2)输入和负载控制输入(Load)。C2和负载信号都通过间隔逻辑块63产生。比较器61是具有两组4个并行输入的数字比较器。第一组4个并行输入(A)从进位计数器58中接收输出，而第二组4个并行输入(B)从同步计数器57接收输出。比较器61具有通过块63的4个CMP输入接收的4个并行输出(O)。在输入相等时比较器61的输出都是1，而对于其它的输入值，输出不相同。

附图3示意性地示出了有助于实施在附图1和附图2的描述中描述的控制器11的操作的间隔逻辑块63的优选功能性方块图的实施例。操作序列可以通过其它的块图实施例实施，只要实施所描述的操作序列。

附图4所示为在附图2、附图3和附图5中所示的实施例的一部分信号和操作序列的时序图的曲线图。下面的操作描述参考附图1、附图2、附图3和附图4。在控制器11以正常操作模式操作时，轻负载锁存(LLL)信号变低并且功率接通复位(POR)信号变高。NAND门72接收LLL和POR信号并相应地驱动门72的输出变高。反向器73具有连接到门72的输出的输入并驱动复位(RST)信号变低以设定计数器59到计数15。块63和块62的复位(R)输入也接收RST信号。RST信号阻止计数器59计数并防止块63产生时钟脉冲给计数器58和59。通过AND门67的RST信号也防止计数器57计数。成为高电平的POR也使如下部件复位：强制使Up和脉冲串信号变低的单触发器102、强制使预间隔(Pre-Bank)信号变低的D触发器76和强制使C1信号变低的D触发器96和D触发器108。

在控制器11开始在轻负载模式操作时，LLL信号变高，由此驱动门72的输出变低并释放计数器59、计数器57、块62和块63。计数器57被复位到零值(所有的零)，而计数器59被设定到计数15(所有的1)。计数器57的所有的零输出驱动块63的CNT输入变低。由于计数器57和59包含不同的值，因此块63的CMP输入不都是1。NOR门90接收CNT输入并将逻辑1应用到NAND门91。如图所示，在时间T1时，CLK信号的下一正边缘使块63通过门91和反向器92相应地产生的负载信号。正向负载信号从计数器59的输出将所有的1装载到计数器58中。CLK信号的下一负载边缘通过反向器66使计数器57从零增加到1。由于CNT不再所有的都是0并且CLK信号为低，因此块63相应地驱动负载信号变低。

CLK信号的每个负边缘使计数器57递增直到计数器57和58两者相等。计数器58以计数15(都是1)装载，因此，在计数器57通过CLK的负边缘在时间T2上增加到计数15时，计数器57和58的输出相等并且比较器61的输出变高，并驱动块63的CMP输入变高。计数15也驱动块63的CNT输入高。高CMP输入由将逻辑1应用到D触发器76的输入的NAND门77和反向器78接收。由于计数器57对CLK的负边缘操作，因此CLK信号的下一正边缘将逻辑1计时从反向器78进入触发器76，使块63相应地产生高预间隔信号。由于采样信号变低，因此高预间隔信号产生在间隔输出上通过反向器64和NOR门65产生高信号(参见附图2)。高间隔信号使块52从这16的时间间隙组中删除第16驱动脉冲。在CNT输入上的高信号也使CLK的正边缘设定D触发器96为高，并通过门94、反向器95、NAND门97、反向器98、NOR门99和反向器100驱动计数器59的C1时钟变高。应用到63的低输入的Low信号是使单触发器102产生低输出的逻辑零。然而，计数器59已经为计数15，因此它不能计数到更高，而计数器59仍然保持在计数15。由于反向器103的输出低并且Low信号为低，因此Up信号通过NOR门104、反向器105变低。因为Up信号是逻辑0，因此C1时钟信号使计数器59从15下计数到13。预间隔信号也通过反向器79和NOR门84驱动C2时钟信号变高。

在CLK的下一负边缘上，计数器57计数到零，这将零应用到CNT输入并使比较器61将零应用到块63的CMP输入。应用到CNT输入的逻辑低使块63通过门90和91和反向器92维持负载信号。CLK的下一正边缘将低信号输入到驱动预间隔变低的触发器76，并将零输入到使C1复位的触发器96。低预间隔也驱动间隔信号变低。

计数器58现在具有13的值。在时间T3上在CLK信号的下一下降边沿上，同步计数器57从零增加到1。计数器57继续增加直到它达到等于在计数器58中存储的计数13的计数。在计数器57和58的输出相等(计数13)时，比较器61将逻辑1应用到CMP输入。门77和反向器78将逻辑1应用到触发器76。CLK信号的下一上升边沿驱动预间隔和间隔信号变高以从这16个时间间隙的组中删除第14个驱动脉冲。CLK信号的上升边沿也通过门84传播以产生C2时钟以使计数器58从13增加到计数15。CLK的下一负边沿使计数器57增加到计数14，并且比较器61将逻辑低电平应用到CMP输入。CLK的下一正边沿驱动预间隔和间隔信号变低，允许块52产生驱动脉冲给晶体管18和19。

在时间T4时，下一个下降CLK边沿使计数器57增加到计数15。计数器57和58的输出相等，并且比较器61的输出变高并驱动块63的CMP输入变高。计数15也驱动块63的CNT变高。高CMP输入通过将逻辑1应用到D触发器76的NAND门77和反向器78接收。由于计数器57对CLK的负边沿操作，因此CLK信号的下一正边沿将逻辑1从反向器78输入到触发器76，使块63相应地产生高预间隔和间隔信号。高间隔信号使块52从这16个时间间隙组中删除第16个驱动脉冲。在CNT输入上高电平也使CLK的正边沿将D触发器96设定为高并驱动到计数器59的C1时钟变高。应用到块63的低输入的Low信号是通过反向器103、NOR门104和反向器105产生逻辑零Up信号的逻辑零。因为Up是逻辑零，因此C1时钟信号使计数器59从13下计数到11。高CNT输入也迫使负载信号变高，产生电平敏感的负载输入以将计数11装入到计数器58。预间隔信号也通过使计数器58增加的门84驱动C2时钟信号变高。

重复如下的序列：在计数器57和58相等时清除驱动脉冲、使计数器58增加2、在16个时间间隙组的结尾使计数器59减2、将新计数从计数器59装入计数器58以及启动一新组的16个时间间隙，直到输出电压降低到等于或小于模式改变值的值并且比较器50使块54驱动LLL信号变低或者直到输出电压降低到等于或小于滚回值的值或者直到块56从LL复位块62产生低LLLR信号。

在输出电压降低到滚回值之下时，块56使驱动脉冲算法返回并给每组驱动脉冲重新插入一个驱动脉冲直到除了一个之外全部驱动脉冲被重新插入。误差电压的再采样也被初始化。Vref2被形成为表示在输出电压的滚回值上的反馈电压，因此，在输出电压降低到等于或小于滚回值的值时，比较器69的输出变高并且产生用于Low信号的逻辑1。Low信号使采样信号变高并启动再采样操作。高采样信号停止通过门68传播的CLK以暂停轻负载模式操作并使块36的再采样操作初始化。计数器115(参见附图2)使采样信号再次变低以停止再采样操作并通过启动门68并允许Clock信号通过门68传播而继续轻负载操作模式。

块63接收Low信号并通过NOR门104和反向器105迫使Up信号成为逻辑高信号。在CLK信号的下一正边沿上，在Low信号上的逻辑1触发单触发器102。通过单触发器102产生的脉冲通过门104和反向器103和105提供脉冲以确保Up信号保留在逻辑1直到下一正CLK信号。因此，单触发器102被形成为具有大于CLK信号的周期的脉冲宽度。单触发器102的输出通过反向器103反向并被用于形成脉冲串信号。

脉冲串信号有助于使驱动脉冲算法的计数返回并降低从时间间隙组中清除的驱动脉冲的数量。脉冲串信号被用于使另一计数16初始化并增加在计数器59内的计数。脉冲串信号通过反向器71和AND门67使计数器57复位或清零(附图2)到全部的零。脉冲串信号也通过反向器87、NAND门86和反向器88使触发器76(附图3)复位。使计数器57复位到全部的零将负载信号驱动变高以将计数器59的计数装入到计数器58。在脉冲串信号通过反向器103变高时，门107的其它输入也从触发器108的Q输出变低。CLK信号的下一正边沿通过门99和反向器100迫使C1时钟信号变高。由于计数器57被清零，因此NOR门90(附图3)的输出变高。因此，在CLK变高时负载信号通过门91和反向器92变高。由于Up信号是逻辑1，因此正向C1信号被应用到计数器59并使计数器59增加。下面的正CLK边沿迫使108的输出变低，由此使C1再次变低。在自单触发器102的时序脉冲终止时，脉冲串信号变低，清除了触发器76和计数器57的复位。

计数器57现在开始以零计数开始的另一组的16个时间间隙。如前文一样，计数器57在CLK信号的负边沿上增加，直到达到在计数器58中存储的计数15。在计数器57滚回到计数15的负时钟边沿上，来自计数器57的输出的所有的1也都应用到块63的CNT输入。比较器61也将所有的1应用到块63的CMP输入。如前文所讨论，CNT输入产生C1时钟信号。因为Low信号变高，因此Up信号成为使计数器59再次增加的逻辑1。然而，计数器59已经为计数15，因此它不能更高地计数并且计数器59仍然保持在计数15。如果在计数器59中存储的值是小于15的数字，则计数器59通过每个正向C1信号增加，并且对于下一新组的16个时间间隙，该新值将被装入到计数器58。这个序列继续直到计数器59达到15的值。由于CMP输入变高，因此块63在下一正时钟边沿上产生正向间隔信号。下一负时钟变压使计数器57增加到零，由此将所有的零都应用到CNT和CMP输入。在CNT输入上的低信号通过门91在下一上升CLK边沿上产生正向负载信号。负载信号将计数器59的计数装入到计数器58中。

只要输出电压小于滚回值，这个序列以计数器59继续，在该周期内的相同点上将计数15装入到计数器58。重复计数15直到达到重复的重复次数的这个序列被称为最大滚回序列。

在轻负载模式中，采样控制块110可以周期性地暂停算法以调节在电容器38上的存储的误差电压值。块110通常允许算法操作直到低或Phi信号变高，进行再采样。再采样暂停称为暂停时间周期的时间周期的算法。在控制器11处于正常的操作模式中时，LLL信号变低并且块110被复位。反向器101接收低LLL信号并将高信号输出给NOR门109的输入。门109的输出然后被强制为低，由此使反向器106的输出变高。反向器106的高输出保持RS触发器或触发器113于复位状态。D-型触发器114通过先前变高的POR信号复位。在计数器115从复位释放之后，计数器115对CLK脉冲的数量进行计数。时钟脉冲的数量设定操作时间周期。

在输出14上的输出电压增加超过上限时，比较器49的输出变高并且初始化另一采样周期以刷新采样保持块36的采样的误差电压。输出电压的上限通过第四参考电压Vref4建立。通常，上限是大约比所需的输出电压大3％。采样控制块110从通过NOR门111和反向器112设定RS触发器113的比较器中接收高信号。Clock信号的下一正边沿通过反向器75和74缓存并将RS触发器113的输出锁存到D-触发器114。触发器114的输出通过缓冲器131驱动采样信号变高并开始块36的刷新。在输出电压降低到上限之后，采样周期操作通过采样控制块110继续。触发器114的输出允许计数器115通过反向器70开始对负时钟边沿计数。一旦计数器115的MSB变高，通常8个时钟边沿，NOR门109的输出变低并且反向器106的输出变高。在反向器106的输出上高信号使RS触发器113复位。在时钟的下一正边沿上，在RS触发器113的输出上的逻辑零输入到D触发器114中，由此使采样信号变低。在通过Phi信号产生采样周期时，这是因为输出电压已经变得高于预定的阈值。在优选的实施例中，预定的阈值是在输出电压增加到大于输出电压的所需值的3％的值时的值。在滚回算法每隔一个脉冲清除一个脉冲并且负载继续降低时发生这种情况。在这时的再采样使占空比降低以便与所要求的负载匹配(因为在如前文所描述的电感器中不允许负电流)。最终，负载可以降低到一些再采样产生0％的占空比的点。这会使节点27处于三态，直到输出电压降低到产生再采样的滚回值(触发低信号)之下。通过消除大量的脉冲，这种动作进一步改善了在非常轻的负载下的效率。0％的占空比的点一般被选择为在电感器21中的能量不足以通过胶料电容器22产生声频噪声的点上出现。这种操作通过“声频噪声区”安全地提高了效率，并且在电感器能量小于该区域时进一步改善了效率。

在输出电压降低到滚回值之下时，如前文所述，Low信号变高。Low信号进入采样控制块110作为NOR门111的第二输入。因此，Low信号以与上文所描述的比较器49的输出相同的方式产生采样信号。

附图5示意性地示出了在附图2中所示的轻负载复位块62的优选实施方案。块52被形成为允许滚回以重复等于重复数的次数。在优选实施例中，重复数是3。为了实施最大滚回序列，进位计数器58的输出应用到块62的S输入。对于三个连续的16的组，如果计数器58的输出都是1(计数15)，则块62维持轻负载锁存复位(LLLR)信号。

连续组通过D触发器118、D触发器121和D触发器124计数并存储。间隔信号用作时钟以顺序地将计数器58的状态输入到触发器118、121和124。对于三个连续的间隔信号，如果计数器58的输出都是1，则对于三个连续的组，计数15存储在计数器58中。块62的元件检测这种状态。计数器58的输出应用到NAND门116的输入。计数15迫使NAND门116通过反向器117将零应用到触发器118的D输入。在反向器117的输出上的零应用到NAND门119的输入，通过门119和反向器120将零应用到触发器121的D输入。在反向器120的输出上的零将零应用到NAND门122的输入，通过门122和反向器123将零应用到触发器124的D输入。间隔信号驱动触发器118、121和124的时钟输入。触发器124的Q输出应用到置位复位锁存器125的置位输入。锁存器125的Q输出通过反向器126和反向器127驱动LLLR信号。触发器118的Q输出应用到门119的另一输入，触发器121的Q输出应用到门122的另一输入。如果在间隔信号发生时计数器58的输出是除了1之外的任何值(计数15)，则零同时输入到触发器118、121和124。由于间隔信号在CLK信号的正边沿变为有效，因此第三CLK信号的正边沿驱动LLLR输出变高。该CLK信号的负边沿使驱动LLLR信号变低的锁存器125复位。因此，LLLR信号在一半的CLK周期上仍然保持高信号。来自反向器126的输出的经反向的LLLR信号应用到NAND门129的输入。由于门129的另一输入是RST并且RST变高，因此门129的输出跟随LLLR信号。门129的输出应用到反向器130的输入并将反向器的输出应用到反向器131的输入，该反向器131具有连接到触发器118、121和124的复位输入。

在LLLR信号变高时，逻辑和滤波块54驱动LLL信号变低。低LLL信号应用到驱动RST信号变低的门72(附图2)的输入，由此在轻负载模式下防止块62和63和计数器57和59操作并删除控制器11。

为了实施这种功能，反向器70具有连接到块56的时钟输入的输入和连接到NOR门68的第一输入的输出。门68的第二输入连接到块110的采样输出。门68的输出连接到具有连接到计数器57的时钟输入的输出的反向器66的输入。门68的输出也连接到块62和63的CLK信号。反向器73具有连接到门72的输出的输入，和连接到计数器59的置位输入、块62的复位输入、块62和63的复位输入和AND门67的第一输入的输出。门67的第二输入连接到反向器71的输出，而门67的输出连接到计数器57的复位输入。反向器71的输入连接到块63的脉冲串输出。块63的预间隔输出连接到反向器64的输入，而反向器64的输出连接到NOR门65的第一输入。门65的第二输入连接到块110的采样输出，而门65的输出连接到块56的间隔输出。块56的间隔输出连接到块62的间隔输入。比较器69具有连接到参考33的Vref2输出的正输入、连接到反馈输入29的倒相输入和连接到块63的低输入的输出。

采样块110接收在反向器110的输入上的CLK信号和计数器115的时钟(C)输入。反向器112的输出连接到触发器113的置位(S)输入。触发器113的Q输出连接到触发器114的数据(D)输入，触发器114的Q输出连接到块110的采样信号输出和计数器115的时钟(C)输入。触发器114的复位输入连接到块56的POR输入。计数器115的最高位输出连接到门109的第一输入，门109的第二输入通过反向器74连接到块56的LLL信号输入，门109的第三输入通过反向器103连接到块56的POR输入。门111的输出连接到反向器112的输入。反向器112的输出连接到触发器113的置位(S)输入。Phi输入连接到NOR门111的第一输入，该NOR门111的输出连接到D触发器114的锁栓输入和连接到反向器112的输入。低输入连接到NOR门111的第二输入。

块63的门77的输入连接到比较器61的输出，门77的输出连接到反向器78的输入，反向器78的输出连接到触发器76的D输入。触发器76的Q输出连接到反向器79的输入、门97的第一输入和块63的预间隔输出。反向器79的输出连接到门84的第一输入。反向器82的输入连接到块56的CLK输入。反向器82的输出连接到反向器83的输入和门97的第二输入。反向器83的输出连接到门84的第二输入、触发器76的时钟输入、门91的第一输入、触发器96的时钟输入、单触发器102的时钟输入和触发器108的时钟输入。门84的输出连接到块56的C2输出。门90具有连接到块57的输出和连接到门91的第二输入。门91的输出连接到反向器92的输入，该反向器92的输出连接到块56的负载输出。门94的输入连接到计数器57的输出，同时门94的输出连接到反向器95的输入。反向器95的输出连接到触发器96的D输入，同时触发器96的Q输出连接到门97的第三输入。门97的输出连接到反向器98的输入，反向器98具有一个输出连接到门99的第一输入。门99的第二输入连接到门107的第一输入和触发器108的Q输出。门99的输出连接到反向器100的输入，反向器100具有连接到块56的C1输出的输出。块63的POR输入连接到门86的第一输入、触发器96的复位输入、单触发器102的复位输入和触发器108的复位输入。块63的低输入连接到单触发器102的In输入和门104的第一输入。单触发器102的输出连接到反向器103的输入和门107的第二输入。反向器103的输出连接到块63的脉冲串输出、门104的第二输入和反向器87的输入。反向器87的输出连接到门86的第二输入，门86具有连接到反向器88的输入的输出。反向器88的输出连接到触发器76的复位输入。

门116的输入连接到计数器58的输出和门116的输出连接到反向器117的输入。反向器117的输出连接到触发器118的D输入和门119的第一输入。触发器118的Q输出连接到门119的第二输入和门119的输出连接到反向器120的输入。反向器120的输出连接到触发器121的D输入和门122的第一输入。触发器121的Q输出连接到门122的第二输入和门122的输出，该门122的输出连接到反向器123的输入，反向器123的输出连接到触发器124的D输入。触发器124的Q输出连接到锁存器125的S输入。来自块63的间隔信号连接到触发器118、121和124的时钟输入。CLK信号连接到反向器128的输入，反向器128的输出连接到锁存器125的R输入。锁存器125的Q输出连接到反向器126的输入，反向器126的输出连接到反向器127的输入和门129的第一输入。反向器127的输出连接到块62的LLLR输出和块54的LLLR输入。门129的第二输入连接到RST信号并且输出连接到反向器130的输入。反向器130的输出连接到触发器18、121和124的复位输入。

附图6示意性地示出了形成在半导体管芯161上的半导体器件160的实施例的一部分的放大的平面视图。通过本领域普通技术人员十分公知的半导体处理技术，将控制器11形成在管芯161上。为了使附图简洁，管芯161也可以包括在附图6中没有示出的其它的电路。

考虑到上述所有的描述，显然，本发明公开了一种新颖的装置和方法。尤其是包括形成了电源控制器以将驱动脉冲分为组并在一定条件下从每个组中清除一些驱动脉冲。应该注意，驱动脉冲的占空比仍然保持基本恒定。仅清除一些驱动脉冲改善了电源控制器的效率并减小了由驱动脉冲产生的声频噪声。

虽然参考具体的优选实施例已经描述了本发明，但是很显然，在半导体技术领域中的普通技术人员可以作出多种变型和改变。更具体地说，可以以各种各样的方式但仍然落在将驱动脉冲分为组并从每组中清除一些驱动脉冲的精神内改变算法。例如，该组可以具有各种数量的成员而不是优选实施例中描述的16。该组甚至可以具有从一组到另一组各不相同的数量的成员。例如在第一组中该组可能具有16个成员，而下一组可能具有32个成员或8个成员。此外，对于每个新组可以删除多或少于一个驱动脉冲或者对该算法的滚回部分再插入。例如，第一组可以删除或再插入两个驱动脉冲，而第二组可以删除或者再插入5个驱动脉冲。通过使用触发算法的暂停的输出电压的值，也可以将采样和保持方法改变为其它的方法。例如，在一定的时间间隔比如预定的刷新速率可以暂停该算法。

Claims (10)

1.一种操作电源控制器的方法，包括：

将电源控制器的输出驱动脉冲组织成多个组，多个组中的每个组具有用于输出驱动脉冲的多个时间间隙；

在电源控制器的负载电流小于第一电流值时从第一时间间隙中删除在多个组中的第一组中的第一驱动脉冲；和

在电源控制器已经发布了第一组之后在多个组中的第二组中从第一时间间隙中删除第一驱动脉冲和从第二时间间隙中删除第二驱动脉冲。

2.权利要求1所述的方法，其中从第一时间间隙删除第一驱动脉冲和从第二时间间隙中删除第二驱动脉冲包括保持电源控制器的误差电压恒定。

3.权利要求1所述的方法，其中从第一时间间隙删除第一驱动脉冲和从第二时间间隙中删除第二驱动脉冲包括从第一时间间隙中删除第一驱动脉冲和从与第一时间间隙不相邻的第二时间间隙中删除第二驱动脉冲。

4.一种形成电源控制器的方法，包括：

形成电源控制器以将输出驱动脉冲组织成多个组，每个组具有用于输出驱动脉冲的多个时间间隙；

形成电源控制器以在电源控制器的负载电流小于第一电流值时从第一时间间隙中删除在多个组中的第一组中的第一驱动脉冲；和

形成电源控制器以在电源控制器已经发布了第一组之后从在多个组中的第二组中的第二时间间隙中删除第二驱动脉冲。

5.权利要求4所述的方法，其中形成控制器以从第一时间间隙删除第一驱动脉冲和从第二时间间隙中删除第二驱动脉冲包括将该控制器形成为从第一时间间隙中删除第一驱动脉冲和从与第一时间间隙不相邻的第二时间间隙中删除第二驱动脉冲。

6.权利要求4所述的方法，其中形成控制器以将输出驱动脉冲组织成每个组具有多个时间间隙的多个组，包括形成控制器以形成具有不同数量的时间间隙的每个组。

7.权利要求4所述的方法，其中形成控制器以在电源控制器的负载电流小于第一电流值时从第一时间间隙中删除在多个组中的第一组中的第一驱动脉冲，包括对通过能量存储电感器的第一数量的电流反向进行计数以确定电源控制器的负载电流何时小于第一电流值。

8.一种电源控制器，包括：

被耦合成驱动输出晶体管以通过能量存储电感器提供负载电流以形成输出电压的输出；和

被耦合成将到输出晶体管的驱动脉冲组织成多个组的控制块，该组具有用于驱动输出晶体管的多个时间间隙，其中控制块提供控制信号以在负载电流小于第一电流值时从第一时间间隙中删除多个组的第一组中的第一驱动脉冲。

9.权利要求8所述的电源控制器，其中耦合成组织驱动脉冲的控制块包括提供控制信号以在电源控制器已经发布了第一组之后从在多个组中的第二组中的第二时间间隙中删除第二驱动脉冲的电源控制器。

10.权利要求8所述的电源控制器，其中耦合成组织驱动脉冲的控制块包括耦合成在输出电压降低到第一电压时再插入至少一个删除的驱动脉冲的电源控制器。

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