CN1632776A - 计算机系统中的总线控制器及其方法 - Google Patents
计算机系统中的总线控制器及其方法 Download PDFInfo
- Publication number
- CN1632776A CN1632776A CN 200510004546 CN200510004546A CN1632776A CN 1632776 A CN1632776 A CN 1632776A CN 200510004546 CN200510004546 CN 200510004546 CN 200510004546 A CN200510004546 A CN 200510004546A CN 1632776 A CN1632776 A CN 1632776A
- Authority
- CN
- China
- Prior art keywords
- bus
- group elements
- bus controller
- central processing
- processing unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Bus Control (AREA)
Abstract
本发明为一种总线控制器及其方法，设置于计算机系统中，该计算机系统上执行一操作系统，还包含中央处理器和电连接于总线控制器上的第一群组元件与第二群组元件，该总线控制器包含总线控制器主体、虚拟桥接器和选择装置，该方法包含步骤：当操作系统通过中央处理器发出总线组态周期至总线控制器主体，总线控制器主体回应第一信号给中央处理器，告知操作系统本计算机系统中具有第一层总线且第一群组元件连接于第一层总线；当操作系统使中央处理器发出总线组态周期至虚拟桥接器时，虚拟桥接器回应第二信号给中央处理器，告知操作系统本计算机系统中具有连接于第一层总线下层的第二层总线且第二群组元件连接于第二层总线。
Description
技术领域
本发明涉及一种总线控制器及其方法，尤其涉及设置于一计算机系统中的总线控制器及其方法。
背景技术
请参见图1，其为常见的个人计算机系统的内部功能方块示意图，其中主要表达出核心逻辑芯片11(通常由北桥芯片与南桥芯片共同组成)上延伸出的一外围控制器接口总线12(peripheral controller interface bus，简称PCI bus)的架构示意图，用以控制该外围控制器接口总线12运作的外围控制器接口控制器(PCI controller，图中未示出)整合于该核心逻辑芯片11之中。而在外围控制器接口总线12上通常连接有多个外围控制器接口元件120(PCIdevice)，一般的设计通常是可提供给约六个接口卡插槽供外部外围控制器接口元件来进行连接，但是当系统上的外部外围控制器接口元件数量超过六个时，通常便增设一个外围控制器接口元件桥接器121(PCI to PCI Bridge，简称P2P Bridge)来进行扩充。如此一来，在主要外围控制器接口总线12之外，外围控制器接口元件桥接器121之下又可提供一个可供六个外部外围控制器接口元件来进行连接的次要外围控制器接口总线13。同理，增设于次要外围控制器接口总线13上的外围控制器接口元件桥接器131之下，又可提供一个可供至少六个外部外围控制器接口元件来进行连接的次要外围控制器接口总线14。依此类推，通过外围控制器接口元件桥接器的设置，系统将可建立起多层的外围控制器接口总线架构，进而提供多个外部外围控制器接口元件来进行连接与管理。
另外，请参见图2，其为计算机操作系统上所规划的内部元件与外部外围控制器接口元件共享一总线的常用架构示意图，由图中可清楚看出，属于内部元件的AC97音效芯片21、序列ATA控制芯片22以及通用串行总线控制芯片23皆与外部外围控制器接口元件24、25、26，在操作系统所认知的逻辑架构上都是接在同一条外围控制器接口总线20之上，因此外部外围控制器接口元件所使用的资源与其它内部元件所使用的资源，在操作系统的认知上是混杂在一起，如此将造成操作系统在资源分配上的混乱。
于是，操作系统端便极力建议硬件设计者将属于内部元件的AC97音效芯片、序列ATA控制芯片以及通用串行总线控制芯片，与外部外围控制器接口元件分别设于不同层级的总线之上，如图3所示，其将内部元件与外部外围控制器接口元件分设于不同层级总线的常用架构示意图，其中属于内部元件的AC97音效芯片21、序列ATA控制芯片22以及通用串行总线控制芯片23连接在上层的外围控制器接口总线30之上，而外部外围控制器接口元件24、25、26则连接在外围控制器接口元件桥接器31所提供的下层外围控制器接口总线32之上，如此一来便可让操作系统在资源分配较为简便。
但是此种多层结构需要寄存器管理机制(buffer management)来进行管理，由下层元件所发出的交易信号(Transaction)，需要多层的寄存器存取动作才能到达上层的外围控制器接口总线，在时间上需要多耗费时间而影响效能。另外，外围控制器接口元件桥接器121、131的电路硬件也必须具有可以独立执行地址解码、命令解码、数据缓冲管理、除错以及优先权仲裁等各式功能的电路，而如此将提高系统建置所需的硬件成本。而如何同时改善上述两种常用手段的缺陷，为发展本发明的主要目的。
发明内容
为了实现本发明的上述目的，本发明提供一种总线控制器，设置于一计算机系统中，该计算机系统上执行一操作系统并还包含有一中央处理器以及电连接于该总线控制器上的一第一群组元件与一第二群组元件，该总线控制器包含：一总线控制器主体，电连接于该中央处理器，当该操作系统通过该中央处理器发出一总线组态周期至该总线控制器主体，该总线控制器主体回应一第一信号给该中央处理器，告知该操作系统本计算机系统中具有一第一层总线，且该第一群组元件连接于该第一层总线；一虚拟桥接器，电连接于该中央处理器，当该操作系统使该中央处理器发出该总线组态周期至该虚拟桥接器时，该虚拟桥接器回应一第二信号给该中央处理器，告知该操作系统本计算机系统中具有连接于该第一层总线的下层的一第二层总线，且该第二群组元件连接于该第二层总线；以及一选择装置，电连接于该总线控制器主体与该第一群组元件与该第二群组元件，当该总线控制器主体所接收到的一交易(transaction)的地址数据中具有一第一层总线编号时，便选择只让该第一群组元件检测到正常的一元件选择信号，当该总线控制器主体所接收到的该交易(transaction)的地址数据中具有一第二层总线编号时，便选择只让该第二群组元件检测到正常的该元件选择信号。
根据上述构想，本发明所述的总线控制器，其中该选择装置为一元件选择信号罩幕装置，当该总线控制器主体所接收到的该交易(transaction)的地址数据中具有该第一层总线编号时，便将该元件选择信号输出至该第一群组元件所连接的一第一总线上，但将该元件选择信号的每个位皆转成零后才输出至第二群组元件所连接的一第二总线上，当该总线控制器主体所接收到的一交易(transaction)的地址数据中具有该第二层总线编号时，便将该元件选择信号输出至该第二群组元件所连接的该第二总线上，但将该元件选择信号的每个位皆转成零后才输出至第一群组元件所连接的该第一总线上。
根据上述构想，本发明所述的总线控制器，其中该总线控制器设置于一计算机系统的核心逻辑芯片中。
根据上述构想，本发明所述的总线控制器，其中该虚拟桥接器由一组存放有代表一外围控制器接口总线桥接器配置头(Configuration Header)数据的一组寄存器来完成。
根据上述构想，本发明所述的总线控制器，其中第一群组元件可包含一AC97音效芯片、一序列ATA控制芯片或一通用串行总线控制芯片的内部元件，而第二群组元件可包含一个或多个外部外围控制器接口元件的外部元件。
本发明的另一方面为一种总线控制方法，应用于一计算机系统中，该计算机系统上执行一操作系统，并还包含有一中央处理器、一总线控制器、一虚拟桥接器以及电连接于该总线控制器上的一第一群组元件与一第二群组元件，该总线控制方法包含：当该操作系统通过该中央处理器发出一总线组态周期至该总线控制器，该总线控制器回应一第一信号给该中央处理器，告知该操作系统本计算机系统中具有一第一层总线，且该第一群组元件连接于该第一层总线；当该操作系统使该中央处理器发出该总线组态周期至该虚拟桥接器时，该虚拟桥接器回应一第二信号给该中央处理器，告知该操作系统本计算机系统中具有连接于该第一层总线的下层的一第二层总线，且该第二群组元件连接于该第二层总线；以及当该总线控制器所接收到的一交易(transaction)的地址数据中具有一第一层总线编号时，便选择只让该第一群组元件检测到正常的一元件选择信号，当该总线控制器所接收到的该交易(transaction)的地址数据中具有一第二层总线编号时，便选择只让该第二群组元件检测到正常的该元件选择信号。
根据上述构想，本发明所述的总线控制方法，其中当该总线控制器主体所接收到的该交易(transaction)的地址数据中具有该第一层总线编号时，便将该元件选择信号输出至该第一群组元件所连接的一第一总线上，但将该元件选择信号的每个位皆转成零后，才输出至第二群组元件所连接的一第二总线上，当该总线控制器主体所接收到的一交易(transaction)的地址数据中具有该第二层总线编号时，便将该元件选择信号输出至该第二群组元件所连接的该第二总线上，但将该元件选择信号的每个位皆转成零后才输出至第一群组元件所连接的该第一总线上。
根据上述构想，本发明所述的总线控制方法，其中该总线控制器设置于一计算机系统的核心逻辑芯片中。
根据上述构想，本发明所述的总线控制方法，其中，而该虚拟桥接器由一组存放有代表一外围控制器接口总线桥接器配置头(Configuration Header)数据的一组寄存器来完成。
根据上述构想，本发明所述的总线控制方法，其中该第一群组元件可包含一AC97音效芯片、一序列ATA控制芯片或一通用串行总线控制芯片的内部元件，而第二群组元件可包含一个或多个外部外围控制器接口元件的外部元件。
附图说明
图1为常见的个人计算机系统的内部功能方块示意图。
图2为计算机操作系统上所规划的内部元件与外部外围控制器接口元件共享一总线的常用架构示意图。
图3为将内部元件与外部外围控制器接口元件分设于不同层级总线的常用架构示意图。
图4为本发明为改善常用手段缺失所发展出来的一较佳实施例的总线控制器功能方块示意图。
图5为本发明操作系统所看到的总线架构示意图。
图6为本发明总线控制器的较佳实施例功能方块示意图。
11：核心逻辑芯片 12：外围控制器接口总线
120：外围控制器接口元件 121：外围控制器接口元件桥接器
13：外围控制器接口总线 131：外围控制器接口元件桥接器
14：外围控制器接口总线 21：AC97音效芯片
22：序列ATA控制芯片 23：通用串行总线控制芯片
24、25、26：外部外围控制器接口元件
20：外围控制器接口总线 30：外围控制器接口总线
31：外围控制器接口元件桥接器 32：外围控制器接口总线
40：中央处理器 41：核心逻辑芯片
411：北桥芯片 412：南桥芯片
42：外围控制器接口总线 43：外围控制器接口总线桥接器
4120：总线控制器 41200：总线控制器主体
41201：虚拟桥接器 44：第二层总线
61：内部元件 62：外部元件
60：元件选择信号罩幕装置 610：第一总线
620：第二总线
具体实施方式
请参见图4，其为本发明为改善常用手段缺陷所发展出来的一较佳实施例的总线控制器功能方块示意图，其主要设置于一计算机系统中的一核心逻辑芯片41中，而核心逻辑芯片41一般则由一北桥芯片411与一南桥芯片412所构成，该计算机系统上执行一操作系统，并还包含有一中央处理器40与一外围控制器接口总线42(peripheral controller interface bus，简称PCI bus)，而控制该外围控制器接口总线42的该总线控制器4120设于南桥芯片412中。
本发明较佳实施例的总线控制器4120主要包含有一总线控制器主体41200，电连接于该外围控制器接口总线42，当该操作系统通过该中央处理器40发出一PCI总线组态周期(Configuration Cycles)至该总线控制器主体41200，该总线控制器主体41200便回应一第一信号给该中央处理器40，告知该操作系统本计算机系统中具有一个总线控制器来控制一第一层的外围控制器接口总线(即常称的总线0)，其上可供内部元件(如前述的AC97音效芯片、序列ATA控制芯片以及通用串行总线控制芯片等)来进行连接。
本发明在不增加硬件复杂度的情况下，并不另设置实体的外围控制器接口总线桥接器，而仅于总线控制器4120中增设一虚拟桥接器41201，其主要可仅由一组存放有代表一外围控制器接口总线桥接器配置头(ConfigurationHeader)数据的一组寄存器来完成，当该操作系统使该中央处理器40发出该总线组态周期而扫描至该虚拟桥接器41201时，该虚拟桥接器便将配置头(Configuration Header)数据回应给该中央处理器，使该操作系统认为本计算机系统中具有连接于该第一层总线的下层的一外围控制器接口总线桥接器43进而延伸出一第二层总线44(即常称的总线N)，最后使得操作系统看到如图5所示的总线架构。
因此当系统进行初始化时，便从总线0开始查询整个PCI系统，并且定位系统中所有的PCI元件和桥接器，然后建立一个可以用来描述整个PCI系统拓朴层次的数据结构链接串行，并且对所有发现的桥接器编码。而通过基本输出输入系统的设定，外部外围控制器接口元件可被设定成连接在外围控制器接口元件桥接器所提供的下层外围控制器接口总线(即常称的总线N)之上。使得在操作系统的认知里，整个架构就如同图3所示一般，其中属于内部元件的AC97音效芯片21、序列ATA控制芯片22以及通用串行总线控制芯片23连接在上层的外围控制器接口总线30之上，而外部外围控制器接口元件24、25、26则连接在外围控制器接口元件桥接器31所提供的下层外围控制器接口总线32之上，如此一来便可达成让操作系统在资源分配上较为简便。
本发明在未增加实际桥接器电路的情况下，便可让操作系统认为本发明具有两层的总线架构，进而让操作系统可将内部元件分配在上层的外围控制器接口总线之上，而外部元件则分配在下层的虚拟桥接器上，所以属于不同层的内部元件AC97音效芯片21与外部外围控制器接口元件26的元件编号便有可能被规划成一样的元件编号。但因实际上，所有的元件还是同时接在同一个总线控制器之上，因此为了能正常运作，本发明的总线控制器需要进行一些改变。
请参见图6，其为本发明总线控制器的较佳实施例功能方块示意图，其主要增设一个元件选择信号罩幕装置60，由于当该操作系统使该中央处理器40发出一输出/输入周期(I/O cycles)至该总线控制器4120时，该总线控制器4120便会根据该输出/输入周期上的地址数据来进行处理，该地址数据则包含有总线编号与元件编号的信息。所以当操作系统要发出对分配在上层总线上的内部元件61进行输出/输入的交易(transaction)时，其地址数据中的总线编号便为0，而当操作系统要发出对分配在下层总线上的外部元件62进行输出/输入的交易(transaction)时，其地址数据中的总线编号便为N(N是不等于零的正整数)。于是当地址数据中的总线编号为0时，元件选择信号罩幕装置60便将代表元件编号的元件选择信号输出至内部元件的第一总线610上，但将代表元件编号的元件选择信号的每个位皆转成零后才输出至外部元件的第二总线620上。至于当地址数据中的总线编号为N时，元件选择信号罩幕装置60便会让代表元件编号的元件选择信号保持原状输出至外部元件的第二总线620上，但将代表元件编号的元件选择信号的每个位皆转成零后才输出至内部元件的第一总线610上。如此一来，当地址数据中的总线编号为0时，只有内部元件可以看到正常的元件选择信号，反之，当地址数据中的总线编号为N时，只有外部元件可以看到正常的元件选择信号。如此便可有效区分两者间的差别而达成正常的运作。
综上所述，本发明技术手段可有效改善常用手段的缺陷，进而达成发展本发明的主要目的。但以上所述仅为本发明的较佳实施例而已，并非用以限定本发明的申请专利范围，而本发明技术思想可广泛地被应用于计算机系统中的各式总线上，因此凡是其它未脱离本发明所揭示的精神下所完成的等效改变或修饰，均应包含在所附权利要求的范围内。
Claims (10)
1.一种总线控制器，设置于一计算机系统中，该计算机系统上执行一操作系统，并还包含有一中央处理器以及电连接于该总线控制器上的一第一群组元件与一第二群组元件，该总线控制器包含：
一总线控制器主体，电连接于该中央处理器，当该操作系统通过该中央处理器发出一总线组态周期至该总线控制器主体，该总线控制器主体回应一第一信号给该中央处理器，告知该操作系统本计算机系统中具有一第一层总线且该第一群组元件连接于该第一层总线；
一虚拟桥接器，电连接于该中央处理器，当该操作系统使该中央处理器发出该总线组态周期至该虚拟桥接器时，该虚拟桥接器回应一第二信号给该中央处理器，告知该操作系统本计算机系统中具有连接于该第一层总线的下层的一第二层总线且该第二群组元件连接于该第二层总线；以及
一选择装置，电连接于该总线控制器主体与该第一群组元件与该第二群组元件，当该总线控制器主体所接收到的一交易的地址数据中具有一第一层总线编号时，便选择只让该第一群组元件检测到正常的一元件选择信号，当该总线控制器主体所接收到的该交易的地址数据中具有一第二层总线编号时，便选择只让该第二群组元件检测到正常的该元件选择信号。
2.如权利要求1所述的总线控制器，其中该选择装置为一元件选择信号罩幕装置，当该总线控制器主体所接收到的该交易的地址数据中具有该第一层总线编号时，便将该元件选择信号输出至该第一群组元件所连接的一第一总线上，但将该元件选择信号的每个位皆转成零后才输出至第二群组元件所连接的一第二总线上，当该总线控制器主体所接收到的一交易的地址数据中具有该第二层总线编号时，便将该元件选择信号输出至该第二群组元件所连接的该第二总线上，但将该元件选择信号的每个位皆转成零后才输出至第一群组元件所连接的该第一总线上。
3.如权利要求1所述的总线控制器，其中该总线控制器设置于一计算机系统的核心逻辑芯片中。
4.如权利要求1所述的总线控制器，其中该虚拟桥接器由一组存放有代表一外围控制器接口总线桥接器配置头数据的一组寄存器来完成。
5.如权利要求1所述的总线控制器，其中第一群组元件可包含一AC97音效芯片、一序列ATA控制芯片或一通用串行总线控制芯片的内部元件，而第二群组元件可包含一个或多个外部外围控制器接口元件的外部元件。
6.一种总线控制方法，应用于一计算机系统中，该计算机系统上执行一操作系统，并还包含有一中央处理器、一总线控制器、一虚拟桥接器以及电连接于该总线控制器上的一第一群组元件与一第二群组元件，该总线控制方法包含：
当该操作系统通过该中央处理器发出一总线组态周期至该总线控制器，该总线控制器回应一第一信号给该中央处理器，告知该操作系统本计算机系统中具有一第一层总线且该第一群组元件连接于该第一层总线；
当该操作系统使该中央处理器发出该总线组态周期至该虚拟桥接器时，该虚拟桥接器回应一第二信号给该中央处理器，告知该操作系统本计算机系统中具有连接于该第一层总线的下层的一第二层总线且该第二群组元件连接于该第二层总线；以及
当该总线控制器所接收到的一交易的地址数据中具有一第一层总线编号时，便选择只让该第一群组元件检测到正常的一元件选择信号，当该总线控制器所接收到的该交易的地址数据中具有一第二层总线编号时，便选择只让该第二群组元件检测到正常的该元件选择信号。
7.如权利要求6所述的总线控制方法，其中当该总线控制器主体所接收到的该交易的地址数据中具有该第一层总线编号时，便将该元件选择信号输出至该第一群组元件所连接的一第一总线上，但将该元件选择信号的每个位皆转成零后才输出至第二群组元件所连接的一第二总线上，当该总线控制器主体所接收到的一交易的地址数据中具有该第二层总线编号时，便将该元件选择信号输出至该第二群组元件所连接的该第二总线上，但将该元件选择信号的每个位皆转成零后才输出至第一群组元件所连接的该第一总线上。
8.如权利要求6所述的总线控制方法，其中该总线控制器设置于一计算机系统的核心逻辑芯片中。
9.如权利要求6所述的总线控制方法，其中，而该虚拟桥接器由一组存放有代表一外围控制器接口总线桥接器配置头数据的一组寄存器来完成。
10.如权利要求6所述的总线控制方法，其中该第一群组元件可包含一AC97音效芯片、一序列ATA控制芯片或一通用串行总线控制芯片的内部元件，而第二群组元件可包含一个或多个外部外围控制器接口元件的外部元件。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNB2005100045465A CN100405345C (zh) | 2005-01-18 | 2005-01-18 | 计算机系统中的总线控制器及其方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNB2005100045465A CN100405345C (zh) | 2005-01-18 | 2005-01-18 | 计算机系统中的总线控制器及其方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1632776A true CN1632776A (zh) | 2005-06-29 |
| CN100405345C CN100405345C (zh) | 2008-07-23 |
Family
ID=34853025
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2005100045465A Active CN100405345C (zh) | 2005-01-18 | 2005-01-18 | 计算机系统中的总线控制器及其方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN100405345C (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105224488A (zh) * | 2015-10-20 | 2016-01-06 | 中国航天科技集团公司第九研究院第七七一研究所 | 一种pci总线控制器及其控制方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN2136495Y (zh) * | 1992-09-09 | 1993-06-16 | 钱昌仁 | 通用的计算机总线结构 |
| JP3524110B2 (ja) * | 1992-11-06 | 2004-05-10 | 株式会社ルネサステクノロジ | マイクロコンピュータシステム |
| CN1168014C (zh) * | 2002-08-27 | 2004-09-22 | 威盛电子股份有限公司 | 具并列式及串列式ata接口适用的实体层装置 |
| CN1532715A (zh) * | 2003-03-21 | 2004-09-29 | 维拓科技股份有限公司 | 在周边装置内建储存模块的即插即用连接架构及其方法 |
-
2005
- 2005-01-18 CN CNB2005100045465A patent/CN100405345C/zh active Active
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105224488A (zh) * | 2015-10-20 | 2016-01-06 | 中国航天科技集团公司第九研究院第七七一研究所 | 一种pci总线控制器及其控制方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN100405345C (zh) | 2008-07-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7353315B2 (en) | Bus controller with virtual bridge | |
| US20180231605A1 (en) | Configurable Vertical Integration | |
| EP2257880B1 (en) | System and method for transforming pcie sr-iov functions to appear as legacy functions | |
| US6789167B2 (en) | Method and apparatus for multi-core processor integrated circuit having functional elements configurable as core elements and as system device elements | |
| US20030041205A1 (en) | USB compound device and the method for implementation thereof | |
| US20180012637A1 (en) | Programmable logic accelerator in system on chip | |
| US5420985A (en) | Bus arbiter system and method utilizing hardware and software which is capable of operation in distributed mode or central mode | |
| US7155721B2 (en) | Method and apparatus for communicating information between lock stepped processors | |
| JP2009070401A (ja) | Ａｔａ／ｓａｔａ複合コントローラ | |
| US7934029B2 (en) | Data transfer between devices within an integrated circuit | |
| CN1783035A (zh) | 用于交叉检查系统的基于存储器的交叉比较 | |
| JPS58225442A (ja) | 優先順位制御回路 | |
| CN1808406A (zh) | 监控控制器和PCI Express设备间信道数量的方法和装置 | |
| US7373450B2 (en) | Multi-layer bus system having a bus control circuit | |
| US8583845B2 (en) | Multi-processor system and controlling method thereof | |
| CN110647485A (zh) | 一种芯片及其管脚复用的实现方法 | |
| CN1097781C (zh) | 后台操作模式下透明操作的数据处理器及其实现的方法 | |
| US7376777B2 (en) | Performing an N-bit write access to an M×N-bit-only peripheral | |
| CN1430265A (zh) | 设计系统大规模集成电路的方法 | |
| CN117321580A (zh) | 无缝集成的微控制器芯片 | |
| US20080215781A1 (en) | System including bus matrix | |
| CN1632776A (zh) | 计算机系统中的总线控制器及其方法 | |
| US7783804B2 (en) | Bus relay device and bus control system including plurality of bus masters, bus slave, interconnect section, and bridge section | |
| US20080172510A1 (en) | Parallel bus architecture and related method for interconnecting sub-systems utilizing a parallel bus | |
| CN100351827C (zh) | 引脚共用系统 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |