CN1627508A - 局部减小芯片上顺从导热材料层厚度的方法 - Google Patents

局部减小芯片上顺从导热材料层厚度的方法 Download PDF

Info

Publication number
CN1627508A
CN1627508A CNA2004100909665A CN200410090966A CN1627508A CN 1627508 A CN1627508 A CN 1627508A CN A2004100909665 A CNA2004100909665 A CN A2004100909665A CN 200410090966 A CN200410090966 A CN 200410090966A CN 1627508 A CN1627508 A CN 1627508A
Authority
CN
China
Prior art keywords
chip
raised portion
substrate
thermally conductive
conductive material
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2004100909665A
Other languages
English (en)
Inventor
E·G·科尔根
C·费格尔
G·F·戈特
G·A·卡托皮斯
J·H·梅格莱因
E·J·斯普罗吉斯
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of CN1627508A publication Critical patent/CN1627508A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367Cooling facilitated by shape of device
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3737Organic materials with or without a thermoconductive filler
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73253Bump and layer connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01019Potassium [K]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015Shape
    • H01L2924/10155Shape being other than a cuboid
    • H01L2924/10158Shape being other than a cuboid at the passive surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/102Material of the semiconductor or solid state bodies
    • H01L2924/1025Semiconducting materials
    • H01L2924/10251Elemental semiconductors, i.e. Group IV
    • H01L2924/10253Silicon [Si]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

在集成电路封装结构中,如在MCM或SCM中,在发热的集成电路芯片和附着于其上的基片之间施加顺从导热材料。在芯片背面上限定升高部分,它们与芯片的活跃前表面上高于平均功率密度的区域对准,以使组装后在该区域在芯片和基片之间放置的顺从导热材料层较薄,从而使在芯片上的“热点”温度降低。在一个实施示例中,该基片包括散热片、冷却板、散热器、散热管、散热帽、封装顶盖或其它冷却部件之一。

Description

局部减小芯片上顺从导热材料层厚度的方法
相关申请的交叉参考
本申请包含的主题涉及下列共同待决申请的主题,该待决申请被转让给本申请的同一受让人,International Business Machines Corporation ofArmonk,New York。题为“改善芯片冷却”的申请具有代理人案卷号YOR920020329USI,于2002年12月27日被受理,在此引用其整个内容作为参考。
技术领域
本发明涉及在集成电路(IC)封装结构内的冷却。更具体地说,本发明涉及使用比较厚的顺从导热材料的集成电路芯片的冷却,其中在集成电路上具有不均匀的功率分布。
背景技术
由于在集成电路芯片(IC)的运行中产生热量,所以到散热片的热阻必须小,才能使芯片的运行温度足够低,以保证设备的连续可靠运行。由于芯片几何尺寸减小和运行速度提高,造成功率密度增大,使得去热问题变得更加困难。所以适当地冷却芯片的能力是进一步提高系统性能的一个限制因素。安装在基片上的集成电路芯片,特别是在基片上的阵列中,如在多芯片模块(MCM)中看到的那样,表现出特别的冷却困难。在MCM中,各个芯片可安装得很靠近,而且几乎覆盖MCM的整个上表面。以这样的布置,则不可能如有时对孤立芯片使用的那样,使用直接固定在芯片背面的散热器,来减小热通量(功率/单位面积,即W/cm2)。另一个问题是处理器以及其他芯片经常有“热点”,它可以具有显著高于平均热通量的热通量,造成温度约比平均芯片温度高20℃。适于平均芯片功率密度的热解决方案可能不适于允许该芯片热点区域的可靠运行。
从高功率IC去掉热量的通用技术是使用冷却板或散热片,它使用顺从导热材料与芯片热附着。通过如强迫空气冷却或循环液体冷却剂的方法从冷却板或散热片上去掉热。由于芯片和冷却板或散热片材料之间的热膨胀不同,所以它们之间需要顺从导热材料。对于MCM尤其如此,那里芯片阵列安装在一个公共基片上,而功率循环可能造成冷却板相对于IC背面的垂直和水平变形。对于在单一芯片模块(SCM)型封装中的芯片,由热膨胀系数接近于Si的高热传导性材料(如SiC)构成的散热器有时使用填充银(Ag)的环氧树脂或其他导热粘合剂接合在芯片上。由于接近的热膨胀匹配,可以使用带有粘合剂的刚性接合,所以在它们之间不需要顺从层。然后,使用顺从导热材料层将散热片安装在散热器上。用于单个芯片模块的另一种作法,那里机械变形被极小化且封装结构保持两个表面彼此非常平行,可以使用很薄的顺从导热材料,如25微米或更薄。
顺从导热材料通常是热胶或热油脂,往往称作热表面材料(TIM)。导热胶通常包括散布在粘合剂材料或基质中并具有某种颗粒大小分布的导热颗粒,如在1992年3月24日发给Iruvanti等人的美国专利5,098,609中说明的胶。在‘609专利中,在安装到基片上的IC顶部和面向基片的冷却板的下平坦表面之间施加这种胶。典型的TIM包括具有蜡基质的那些,通常称作相变材料,它们具有基于硅树脂的基质以及干燥的颗粒润滑剂,如石墨和金属粉末。
当把顺从导热材料施加在电附着在基片上的芯片的背面和冷却板或散热片的下表面之间时,最好把顺从导热材料做得尽可能薄,以减少通过该层的热阻。顺从导热材料最好是柔性的,尽管由于功率和温度循环造成封装结构的膨胀和收缩,但仍保持它的完整性、表面粘结和芯片覆盖。在使用顺从导热材料时遇到的一个困难是在功率和温度循环过程中由于封装的各种部件的热膨胀差异造成材料从芯片背后迁移并形成空隙。顺从导热材料的这种迁移极大地增加了在电子封装的寿命时期在芯片和冷却板或散热片之间的热阻,可能引起芯片严重受热或出现故障。顺从导热材料的这种迁移限制了保证可靠运行所需要的材料最小厚度,更薄的缝隙会造成更早地发生故障。这一临界厚度是封装中存在的膨胀和收缩量、芯片尺寸、顺从导热材料的性质、封装的预期运行寿命以及其他因素的函数。
在1998年10月20日发给Iruvanti等人并授予本受让人的美国专利5,825,087中,与热胶或热粘合剂结合使用的冷却板已通过喷粒处理使其粗糙或具有多个十字交叉通道,以改善电子模块运行期间热介质的粘结并防止其流动。
在1993年9月21日发给Hamburgen和Fitch的美国专利5,247,426中公开说明了一种包括非均匀热传导结构的装置,它包括高热传导性区域和低热传导性区域,其中该装置与半导体连接以建立穿过半导体表面的所希望的温度分布。取自现有技术‘426的图1显示半导体20的侧视图,半导体20包括高温度区域22、低温度区域24和平均温度区域26。应该理解,热量是在与粘合剂52相对的半导体20的未粘贴表面上产生的。基片50包括一个“凹槽剖面”,它使粘合剂52形成相应的凹槽剖面。该凹槽剖面包括上平台(plateau)54、中平台56和下平台58。粘合剂层的厚度是变化的,以实现半导体表面上更好的热分布。这一结构的缺点在于:由于使用了粘合剂,在芯片与将该芯片的背面附着到其上的基片之间没有提供任何顺从性或机械应力释放。此外,能使用这类结构的芯片尺寸受到基片材料和半导体之间热膨胀不匹配的限制,这是由于使用了刚性粘合剂连结。此外,所用结构的垂直剖面是不希望的,因为难以用顺从导热材料填充而不出现空隙,因而在顺从导热材料流动过程中造成不连续性。
在1997年4月22日发给Sherif等人并授予本受让人的美国专利5,623,394是针对使用多种导热材料形成MCM上不同芯片的冷却。在1998年5月26日发给Edwards等人并授予本受让人的美国专利5,757,620也是针对形成MCM上不同芯片的冷却,其作法是改变填入每个芯片上的隙缝或盲孔的热复合物的深度。这两个专利都没有解决在芯片的“热点”处降低热阻的问题,而只是针对在芯片级调节热阻。
在1997年9月16日发给Abe和Ohmae的美国专利5,668,404中,半导体设备包括附着在引线框架上的半导体芯片,在半导体芯片的与引线框架相对的背面上有凹槽。这些凹槽增大了半导体芯片的热辐射面积。取自现有技术‘404的图2是半导体设备的截面图,其中半导体芯片20被熔融树脂5封装,并在半导体芯片20的背面上形成的凹槽21和台阶22增大了芯片20和熔融树脂5之间的接触面积。由于在芯片上的“热点”与在芯片背面上形成的微结构之间没有对准,所以这没有降低芯片热点处的热阻。事实上,如果熔融树脂的热传导性显著地小于如硅的典型半导体的热传导性,那么除非在熔融树脂和硅之间有特别高的界面热阻或者由于存在芯片背面上形成的微结构而减小熔融树脂层的厚度,否则将不会由于微结构的存在而降低从芯片到其周围或散热片的热阻。这类基于引线框架的封装或以熔融树脂的封装不适用于高功率和高性能的IC。
2001年5月1日发给Chia等人的美国专利6,255,695涉及倒装芯片半导体封装,其中半导体小片(die)的不活跃表面上具有在其上形成的多个凹槽;以及用粘合剂附着在半导体小片的不活跃表面上的散热片。这些凹槽增大了粘合剂与芯片的接触面积,从而增大了半导体小片和散热片之间的机械接合强度和热传导性。取自‘695的图3是倒装芯片封装的截面图,其中半导体小片310具有若干凹槽316,焊料凸起314被底充物312封装,而半导体小片310的不活跃侧通过粘合剂308连接到散热片304。该方法有若干缺点,其中之一是该结构由于使用粘合剂在半导体小片和散热片之间不具有任何顺从性或机械应力释放;其次,能使用该类型结构的芯片的尺寸受到半导体小片和散热片材料之间热膨胀不匹配的限制,因为使用了刚性粘合剂连接。此外,由于芯片上的“热点”和在芯片背面上形成的凹槽之间没有对准,这不能降低在芯片热点处的热阻。事实上,如果粘合剂的热传导性显著地小于如硅的典型半导体的热传导性,那么除非在粘合剂和硅之间有特别高的界面热阻或者由于存在芯片背面上形成的凹槽而减小半导体小片和散热片之间粘合剂层的厚度,否则将不会由于凹槽的存在而降低从半导体小片到散热片的热阻。
由本受让人雇用的M.S.June和K.K.Sikka的题为“使用帽集成支架(standoff)来降低电子封装中芯片热点温度”的文章,2002 Inter SocietyConference on Thermal Phenomena,IEEE 2002,第173-178页,其主题作为题为“热表面间隙距离的控制方法”的美国专利6,294,408发布并授予本受让人,提出一项使用帽集成支架降低芯片热点温度的技术。对于散热100W的大功率电子模块中的一个高级热胶界面,支架能降低热点温度5-10℃。支架实质上是一些与较低传导性材料平行的高热传导性材料的柱。每个支架或者直接与芯片接触或者在其与芯片之间有极薄的界面。这是由于支架的低截面面积,它趋向于使在支架下面的任何胶移位。该方法的缺点包括在散热片上需要精确地匹配以添加支架以及需要使这些支架与芯片上所希望的位置精确地对准。
这样,从上文讨论的现有技术可知,需要减少或消除与处理芯片的活跃区域关联的“热点”而同时在芯片和与之热传递的基片(例如冷却板、散热片、或其他冷却机制)之间保持顺从界面,并防止在组装或其后的热或功率循环过程中顺从导热材料中空隙的形成。
发明内容
通过在集成电路的背面上按照与芯片上的较热区所对应的图形形成升高部分,使现有技术的缺点得到克服并具有若干其它的优点。其结果是在芯片的背面上形成一个突出的“台面(mesa)”结构,从而在模块组装之后,顺从导热材料的厚度在“热点”上局部较薄。这造成热阻的局部降低,从而降低了在芯片上的热点处的温度。通过局部减小胶层厚度,能增大可允许的总胶层厚度,或保持在较厚的水平,这减少了在芯片和散热片或冷却板之间顺从导热材料迁移和形成空隙的可能性,并保证在芯片和散热片或冷却板之间提供适当的机械顺从性。此外,如果使用若干单个柱塞(如美国专利6,214,647中说明的那样)以更好地控制每个芯片上顺从导热材料层的厚度,可在芯片的拐角或沿芯片边缘形成其它的小升高部分,以保证顺从导热材料层是均匀的而且柱塞或散热片或冷却板不会相对于芯片表面倾斜。
尽管本发明的优选实施例使用高热通量区上的台面,以降低这些区域的最大温度,这些区域通常位于处理器芯片的核心区,但该技术可用于局部降低芯片的特定功能区的温度,如果那个功能失败则会造成严重的影响,即使该区域可能只具有平均的热通量密度。例如,一个非冗余或一但失效便难于由服务器恢复的芯片功能可以通过放在这一功能区的台面使其电路冷却,以改善这些敏感电路的可靠性。
通过本发明的技术可以实现其它的特点和优点。本发明的其他实施例和方案在这里将详细说明并被认为是所申明的本发明的一部分。为更好地理解本发明及其优点和特点,请参考本说明书和附图。
附图说明
在本说明书结尾部分的权利要求中具体指出和明确申明了认为是本发明的主题。从下面结合附图所作详细说明,可清楚看出本发明的上述的和其他的目的、特点和优点,这些附图是:
图1是现有技术,在美国专利5,247,426中显示为图4;
图2是现有技术,在美国专利5,668,404中显示为图6;
图3是现有技术,在美国专利6,225,695中显示为图3;
图4(a)是与散热帽(thermal hat)/散热片进行热传递的现有技术的处理器芯片的截面立视图,在该芯片和散热帽/散热片之间具有热胶;
图4(b)是图4(a)的现有技术的处理器芯片的截面立视图,具有其它的散热器,在芯片和散热器之间具有环氧树脂,并进一步与散热帽/散热片接触;
图5是处理器芯片的示例性实施例的截面立视图,在该芯片的上表面上具有与散热帽/散热片热接触的台面;
图6是示意性透视图,示出了利用各向异性湿蚀刻在硅芯片背面上形成的台面;
图7是示意性透视图,示出了利用各向异性湿蚀刻在硅芯片背面上形成的整体台面和“半色调(half-toned)”台面;
图8是示意性透视图,示出了利用各向异性湿蚀刻在硅芯片背面上形成的在其上表面上具有微结构的台面。
详细说明以举例方式并参考附图解释本发明的优选实施例及其优点和特点。
具体实施方式
本发明是针对在与芯片上的高功率密度区对准的一个或一些区域中局部减小顺从导热材料的厚度,同时避免材料从芯片背后迁移并形成空隙。
随着晶体管尺寸的减小和运行频率的增加,处理器芯片的功率密度(W/cm2)将继续增大。为了能够长时间可靠运行,必须去除由芯片产生的热量并保持接合温度低于大约105℃。需要说明的是,可接受的接合温度是所用技术和对特定产品的可靠性要求的函数。
现在参考图4(a)和4(b),图中示出了半导体封装结构100。结构100包括一个芯片112,在其一个表面上与基片114进行热传递,而另一表面可操作地与C4阵列116连接,C4阵列116用于与模块(未示出)连接。在一个实施示例中,基片114是散热片、冷却板或其他适当的冷却装置,或者顶盖,或者散热管,或者与适当的冷却装置接触的其他中间结构。从芯片112散热的主要路径包括热界面材料或热胶层118,它在芯片112和基片或散热帽/散热片114之间提供机械顺从性和提供应力释放。美国专利5,098,609中说明的胶的类型能用于本发明中,现有技术中使用的其他顺从导热胶或其他相似的顺从导热材料也能使用。此外,当芯片112处于运行温度时TIM118可以包括流体,从而可以使用相变材料。
在芯片112的背面119基本平坦而没有升高部分的情况中,芯片112的背面119和结构114之间的热胶层118是内部热阻Rint的70%左右,如果不使用散热器且114是顶盖或散热帽的话。Rint代表结构100的内部热阻:穿过芯片112,穿过热界面材料118,并到达附着冷却装置的顶盖结构114的上表面的热阻。当使用导热粘合剂,例如但不限于填充Ag的环氧树脂层122,将散热器120附着在芯片112的背面时,如图4(b)所示,Rint的约15%穿过Ag环氧树脂层122,Rint的约40%穿过散热器120之间的热胶层118并到达顶盖结构114的下表面,其中冷却装置附着在顶盖结构114上。通过提高胶118的热传导性或通过减小热胶层118的厚度124,能够降低胶层118的热阻。胶118的热传导性受限于在提供适当的机械顺从性的条件下颗粒占有的体积比。如果胶层118不是足够厚,从而不能提供适当的顺从性,则提供从芯片112到模块(未示出)电连接的微型焊料球(C4)能被损坏。因此,减小胶层厚度124能造成“胶抽吸(paste-pumping)”的增大,这导致更高的Rint和芯片112的潜在热故障。当在芯片112的背面119和散热帽/散热片114之间形成的缝隙中的胶118被空气取代时便发生胶抽吸,这是由于循环的机械和/或热负载迫使胶118离开缝隙,而在去掉负载时是空气而不是胶118回流到缝隙中。胶抽吸最容易发生于多芯片模块,这是由于循环过程中的垂直和水平倾斜的组合。
现在参考图5,本发明局部地改变顺从热胶层118的厚度,从而能适当地冷却与芯片112的高于平均功率密度的活跃区对应和对准的“热点”130,并降低与连接有C4的芯片前面相对应的芯片表面131上的峰值温度。这是通过构图与热胶层118接触的Si芯片的背面并使与芯片上较冷区126对应的图形中的表面119(或多个表面)的那些部分凹进来实现的(见图6)。这造成在与芯片上的热点130对应的区域中形成突出的“台面”结构132,从而在模块组装后,在“热点”130上方的顺从热胶层118局部较薄。局部降低Rint将造成热点130温度的相应降低。通过局部减小胶层的厚度124,可允许的总体的胶层厚度能够增大,或保持不变,这将降低胶抽吸和C4破坏等可靠性危险。应该注意,不希望直接沿芯片的任何边缘形成台面结构,从而形成较厚胶区,以使在台面上的顺从导热材料薄层与芯片的边缘分离,并用作“堤坝”以防止胶抽吸和在台面顶上的胶薄层中形成空隙。相信对于约100微米厚的胶层,1mm的缝隙会是台面边缘和芯片边缘之间的适当间距。如果希望的话,所形成的图形也能凹陷成有多个深度以允许把Rint值作为位置的函数进行调节时有更大的灵活性。该方法最适用于在芯片和散热帽/散热片之间使用较厚(大于或等于25微米)顺从导热材料时的封装结构,如在MCM和某些SCM中发生的情况。
最简单的实现是当处理器芯片或其他芯片处在晶片形式时构图其背面119,因为那是一个使用可得到的技术的批处理过程,并且避免了在构图散热帽/散热片114时存在的对准问题,如下文进一步说明的那样,还能在台面区上包含精细特征,如微结构。假定所希望的特征尺寸大于约2-5微米,则能把接触印刷机(未示出)用于晶片上的背面平版印刷处理,这比分步和重复曝光工具的费用要少。在一个实施例中,使用反应离子蚀刻通过光刻构图晶片背面上的掩蔽层,如氮化硅。然后晶片被装在一个固定装置中,它提供晶片背边缘周围的液体紧密密封并使用湿蚀刻剂,如TMAH(四甲基氢氧化铵),和水来蚀刻Si。还可使用其他适当的半导体基片材料/蚀刻剂组合。然后使用湿蚀刻和同样的固定装置去除掩蔽层,或者,如果希望,可以使用干蚀刻步骤。所预期的凹进深度为约25微米到约75微米(当前的胶厚度约100+/-25微米)。如TMAH的各向异性Si湿蚀刻剂的使用造成锥形侧壁(与芯片112的背面199构成约55度的角136),并有助于在台面的上表面上形成自终止的微结构。另一种作法是可选地使用各向同性Si湿蚀刻或Si干蚀刻以形成台面,或由其它过程形成台面,那里诸如焊料或金属的材料被添加到晶片的背面,下文中将更充分地讨论。
在参考图6的实施示例中,在切割晶片之前,使用如光刻和蚀刻的工业标准技术在晶片背面119上形成升高部分或台面132和其它特征。更具体地说,使用接触印刷机在晶片的背面119上形成图形,它与相对的具有C4阵列116的前侧对准,以使在对应于芯片112上较冷区126的区域中形成凹陷部分。如果半导体晶片是硅,则能使用干蚀刻、各向同性湿蚀刻或各向异性湿蚀刻来蚀刻该硅晶片,其中各向异性湿蚀刻是优选的方法,因为这会在所有被蚀刻的特征上形成所希望的倾斜侧壁134。各向同性湿蚀刻优先高度定向的干蚀刻,因为与高度定向的干蚀刻形成的垂直侧壁相反,各向同性湿蚀刻形成的弯曲侧壁的曲率半径近似等于湿蚀刻深度。当把各向异性硅蚀刻用于典型的硅晶片时,倾斜侧壁134与限定晶片的表面119构成约55度角,总体上由数字136代表。使用的典型各向异性蚀刻剂是四甲基氢氧化铵(TMAH)在约90℃水中的溶液。所形成的结构示于图6,其中形成两个台面132并与芯片前表面上的热点区130(以椭圆形虚线表示)对准。还形成放在限定芯片112的各拐角的小升高部分142(即支柱),以保证当每个芯片112具有附着在其上的单个冷却柱塞(如美国专利6,214,647中所述)或散热片114时胶缝隙144是均匀的。与胶缝隙144对应的顺从导热材料层118的典型厚度124为约75微米至约150微米,所希望的相应升高部分或台面132的高度将是约50微米至约125微米(即比缝隙总厚度小约25-50微米),升高的特征132、142覆盖芯片上总面积的约25%或更少。
在图7中示意性显示的另一实施例中,整体台面132之一由较小台面152的阵列代替,形成一个组合台面。当在芯片112的前表面上有两个热点区130但其中之一的功率密度比另一个小时,这一结构是有利的。通过使用较小台面152的阵列,通过顺从导热材料118的热阻可以被调节到整体台面132和无台面的热阻值之间的一个中间值,无需像产生不同高度台面区所需要的额外处理步骤。使用小台面152的阵列还降低了顺从导热材料118迁移的可能性,因为减小了每个单个台面152的最大面积。
在图8中示意性显示的又一个实施例中,将微结构图形162添加到台面结构132的上表面164上,所述微结构如在先的题为“改善芯片冷却”的申请中所公开的那样,该申请具有代理人案卷号YOR920020329USI,于2002年12月27日被受理,在此引用其整个内容作为参考。YOR920020329US1“改善芯片冷却”涉及集成电路(IC)封装结构内的冷却。在一个集成电路封装中,将含有颗粒的导热一致性材料,如热界面材料(TIM)或胶118施加到发热芯片112和散热片或冷却板114之间。在两个标称平行的表面的至少一个表面上形成微结构162,这两个表面与顺从热表面材料118接触,顺从热表面材料118由倾斜凹陷的不连续图形166构成。另一种作法是,微结构162包括其他结构,例如包括但不限于凹槽。在顺从TIM118中的那些最大颗粒倾向于向下迁移到凹陷166中。顺从TIM118的平均厚度降低到散布在TIM118中的最大颗粒的直径以下,改善了冷却。通过适当设计限定将要被各向异性蚀刻的区域所使用的掩膜,无需额外的处理步骤便能实现这一步。
使用单芯片模块(SCM)和热测量芯片进行了一系列实验,这些芯片的尺寸为约18×18mm,以芯片的每个象限为中心放有温度监视器并装备多个加热器以在芯片的每个象限中提供均匀的热通量。所制造的芯片有两个台面,每个约50微米高,在对角线相对的芯片象限中,台面的尺寸可变为4×4或6×6mm,这两个台面或为整体的(无微结构)或以微结构形成图形。这个微结构或由称作“凹槽”微结构的微结构构成或由称作“半色调”微结构的微结构构成,其中“凹槽”微结构实际上是蚀刻到台面上表面中的中心间距为20微米的10×10微米锥形凹坑的规则阵列,而“半色调”微结构实际上是蚀刻到台面上表面中的100×100微米截锥凹坑的棋盘阵列。利用棋盘形分布,用未被蚀刻区在其四侧包围每个100×100微米截锥凹坑(50微米深),并与其他截锥形凹坑沿对角线方向以小间隔与其相邻。这些部件被组装,在台面表面和使用如美国专利6,214,647中说明的散热帽的拐角支柱上方的标称热胶层厚度为37.5微米。在组装和封装过程中,单芯片模块被热循环以固化聚合物密封剂,它把散热帽附着在安装热芯片的陶瓷基片上。热阻测量发现,与没有台面处相比,在台面上的平均热阻降低22%。当台面有“凹槽”或“半色调”微结构时,与没有台面处相比,平均热阻降低32%。应该指出,所测量的热阻不仅包括穿过顺从热胶层的热阻,还包括穿过硅芯片和穿过铜(Cu)顶盖结构的热阻。预计带有微结构的台面结构的性能改善或许是由于在组装和封装过程中减少了空隙的形成。或者预计是由于与顺从热胶接触的硅表面面积增大造成界面热阻的减小。如前所述,这不可能是由于与Si的体热阻相比的热胶的体热阻大的缘故。
在又一些实施例中,可以通过如下其它过程形成芯片112的背(不活跃)表面上的升高的台面区132、142、152、162:如通过局部淀积或淀积并构图金属的或其他高传导层。这能通过例如在干膜抗蚀剂掩蔽层中进行电镀来完成。
如果像美国专利6,214,647(在此引用其整个内容作为参考)公开的那样使用小缝隙技术,则优选的作法是不在用于调节该缝隙的柱塞上形成任何结构,因为在柱塞上形成结构会造成柱塞倾斜或者会要求柱塞具有一个固定的转动以正确地对准,这会降低在设定热胶缝隙时柱塞调节芯片的任何斜或高度变化的能力。如果在与柱塞接触的面上形成结构,可能希望在芯片112的拐角处形成小的升高部分142,从而保证胶缝隙144是均匀的,而且保证柱塞不会相对与它所接触的表面倾斜。
没有一项已知的现有技术教导人们通过构造芯片背面用于顺从热接合点,来局部降低芯片内作为位置的函数的热阻,而是代之以试图降低整体热阻。上述公开内容说明了以顺从热接合点降低芯片上峰值温度的装置和方法。在一个实施示例中,通过局部减小与“热点”对准的顺从胶层的厚度,来降低热点的温度。上述公开内容进一步详细说明了一种装置和方法,用于针对MCM计算芯片和基片之间放置的顺从热界面材料(TIM)的临界厚度或可以薄到什么程度。这一临界厚度是存在的水平和垂直膨胀/收缩量、芯片尺寸以及TIM特性的函数。使用如上文公开的升高部分或“台面”,特别是利用台面上的微结构,允许局部减小胶厚度,而不会在台面面积小于或等于芯片总表面面积的25%且不直接沿芯片边缘放置时由于胶抽吸而失败,从而在自由边缘前方形成正常厚度的胶“堤坝”以减小抽吸。更具体地说,限定每个上升部分132并与芯片112的背面交界的边缘与限定芯片112的边缘至少相距1mm。
尽管已说明了本发明的优选实施例,但应该理解,本领域技术人员在现在和将来可以做出各种改进和增强,这些改进和增强都落入后面给出的权利要求的范围。这些权利要求应被解释为保持对第一次说明的本发明的适当保护。

Claims (20)

1.一种半导体封装结构,包含:
基片;以及
与基片进行热传递的半导体芯片,该芯片在其活跃前表面上具有至少一个局部较高功率密度区,其中在芯片背面上限定与芯片前表面上的高功率区对准的至少一个升高部分,以及其中芯片背面与基片前表面彼此由具有单一组分的顺从导热材料的连续层隔开。
2.根据权利要求1的结构,其中该基片包括散热片、冷却板、散热器、散热管、散热帽和封装顶盖之一。
3.根据权利要求1的结构,其中通过对材料进行蚀刻形成所述至少一个升高部分,它与芯片前表面上的高功率区和芯片上的以下区域中的至少一个对准,该区域的功能对于服务器的可靠性至关重要,尽管它的热通量并不一定高于该芯片的平均热通量。
4.根据权利要求1的结构,其中在限定该芯片的每个拐角和侧边中的至少一个上形成支柱,从而在芯片和基片之间均匀地形成顺从导热材料层。
5.根据权利要求1的结构,其中升高部分的阵列与芯片的活跃前表面上的至少一个局部较高功率密度区对准。
6.根据权利要求1的结构,其中限定所述至少一个升高部分的上表面具有离散成形的凹陷微结构。
7.根据权利要求1的结构,其中通过对芯片背面进行各向异性蚀刻形成所述至少一个升高部分。
8.根据权利要求1的结构,其中限定每一个所述至少一个升高部分的边缘与限定该芯片的边缘相距至少1mm。
9.根据权利要求1的结构,其中所述至少一个升高部分是由其它过程在芯片背面上形成。
10.根据权利要求9的结构,其中所述其它过程包括金属层和导热层中的至少一个。
11.根据权利要求10的结构,其中所述其它过程包括在用于导热层的干膜抗蚀剂的掩蔽层中进行局部淀积、淀积并构图、和电镀中的至少一个。
12.根据权利要求1的结构,其中芯片背面上的至少一个升高部分所占的面积小于或等于背面总表面面积的25%。
13.一种半导体封装方法,包含:
配置至少一个升高部分以限定基片和芯片背面中的至少一个,该至少一个升高部分与芯片前表面上的高功率区对准,该高功率区对应于芯片上至少一个功能对于系统的可靠性至关重要的区域,尽管其热通量并不一定高于该芯片的平均热通量,还对应于该芯片的活跃前表面上的至少一个局部较高功率密度区;以及
在芯片背面和基片前表面之间放置具有单一组分的顺从导热材料的连续层。
14.根据权利要求13的方法,其中该基片包括散热片、冷却板、散热器、散热管、散热帽和封装顶盖之一。
15.根据权利要求13的方法,其中所述至少一个升高部分是由至少一种与芯片前表面上的高功率区对准的蚀刻材料形成,并通过芯片背面上的一个其它过程形成。
16.根据权利要求15的方法,其中限定所述至少一个升高部分的上表面具有离散成形的凹陷微结构。
17.根据权利要求13的方法,进一步包含:
在限定该芯片的每个拐角和侧边的至少一个上形成支柱,从而在芯片和基片之间均匀地形成顺从导热材料层。
18.根据权利要求13的方法,其中升高部分的阵列与芯片的活跃前表面上的至少一个局部较高功率密度区和芯片上的以下区域中的至少一个对准,该区域的功能对于系统的可靠性至关重要,尽管它的热通量并不一定高于该芯片的平均热通量。
19.根据权利要求13的方法,其中限定每一个所述至少一个升高部分的边缘与限定该芯片的边缘相距至少1mm。
20.根据权利要求13的方法,其中芯片背面上的至少一个升高部分所占的面积小于或等于背面总表面面积的25%。
CNA2004100909665A 2003-12-10 2004-11-11 局部减小芯片上顺从导热材料层厚度的方法 Pending CN1627508A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/732,015 US20050127500A1 (en) 2003-12-10 2003-12-10 Local reduction of compliant thermally conductive material layer thickness on chips
US10/732,015 2003-12-10

Publications (1)

Publication Number Publication Date
CN1627508A true CN1627508A (zh) 2005-06-15

Family

ID=34652793

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA2004100909665A Pending CN1627508A (zh) 2003-12-10 2004-11-11 局部减小芯片上顺从导热材料层厚度的方法

Country Status (4)

Country Link
US (1) US20050127500A1 (zh)
JP (1) JP2005175483A (zh)
KR (1) KR20050056856A (zh)
CN (1) CN1627508A (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9013035B2 (en) 2006-06-20 2015-04-21 Broadcom Corporation Thermal improvement for hotspots on dies in integrated circuit packages
US9299634B2 (en) 2006-05-16 2016-03-29 Broadcom Corporation Method and apparatus for cooling semiconductor device hot blocks and large scale integrated circuit (IC) using integrated interposer for IC packages
CN112490202A (zh) * 2019-09-12 2021-03-12 朋程科技股份有限公司 功率器件封装结构
CN113170593A (zh) * 2018-11-22 2021-07-23 华为技术有限公司 一种封装结构、处理器及服务器

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7449780B2 (en) * 2003-03-31 2008-11-11 Intel Corporation Apparatus to minimize thermal impedance using copper on die backside
EP1791177A1 (de) * 2005-11-29 2007-05-30 Congatec AG Halbleitereinheit mit verbesserter Wärmekopplungsanordnung
US7394657B2 (en) * 2006-02-21 2008-07-01 International Business Machines Corporation Method of obtaining enhanced localized thermal interface regions by particle stacking
US7361972B2 (en) * 2006-03-20 2008-04-22 Taiwan Semiconductor Manufacturing Co., Ltd. Chip packaging structure for improving reliability
JP5057693B2 (ja) * 2006-04-25 2012-10-24 日本電波工業株式会社 表面実装用の温度補償水晶発振器
US20080166552A1 (en) * 2006-11-06 2008-07-10 Arlon, Inc. Silicone based compositions for thermal interface materials
US7468886B2 (en) * 2007-03-05 2008-12-23 International Business Machines Corporation Method and structure to improve thermal dissipation from semiconductor devices
US7719816B2 (en) 2007-05-22 2010-05-18 Centipede Systems, Inc. Compliant thermal contactor
US7834447B2 (en) * 2007-05-22 2010-11-16 Centipede Systems, Inc. Compliant thermal contactor
US7851908B2 (en) * 2007-06-27 2010-12-14 Infineon Technologies Ag Semiconductor device
US7961469B2 (en) * 2009-03-31 2011-06-14 Apple Inc. Method and apparatus for distributing a thermal interface material
US20110233756A1 (en) * 2010-03-24 2011-09-29 Maxim Integrated Products, Inc. Wafer level packaging with heat dissipation
TW201241603A (en) 2011-04-08 2012-10-16 Asustek Comp Inc Motherboard
US8823164B2 (en) 2011-10-28 2014-09-02 International Business Machines Corporation Heatsink attachment module
US9202772B2 (en) * 2013-02-28 2015-12-01 Altera Corporation Heat pipe in overmolded flip chip package
DE102013104949B3 (de) * 2013-05-14 2014-04-24 Semikron Elektronik Gmbh & Co. Kg Leistungselektronische Schalteinrichtung und Anordnung hiermit
US9496194B2 (en) 2014-11-07 2016-11-15 International Business Machines Corporation Customized module lid
US10269682B2 (en) * 2015-10-09 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Cooling devices, packaged semiconductor devices, and methods of packaging semiconductor devices
US9570373B1 (en) 2015-12-09 2017-02-14 International Business Machines Corporation Near-chip compliant layer for reducing perimeter stress during assembly process
US9831151B1 (en) 2016-08-03 2017-11-28 International Business Machines Corporation Heat sink for semiconductor modules
CN110612088B (zh) * 2017-03-15 2022-07-29 香港物流及供应链管理应用技术研发中心 用于辅助视力障碍用户的无线电通信设备和rfid设备
US10978313B2 (en) 2018-02-20 2021-04-13 International Business Machines Corporation Fixture facilitating heat sink fabrication
US10541156B1 (en) 2018-10-31 2020-01-21 International Business Machines Corporation Multi integrated circuit chip carrier package
CN109549666A (zh) * 2018-11-19 2019-04-02 飞依诺科技(苏州)有限公司 均热装置及手持超声检测设备
US11721657B2 (en) * 2019-06-14 2023-08-08 Stmicroelectronics Pte Ltd Wafer level chip scale package having varying thicknesses
US11201104B2 (en) * 2019-12-30 2021-12-14 Advanced Micro Devices, Inc. Thermal management using variation of thermal resistance of thermal interface
US11422597B2 (en) 2021-01-06 2022-08-23 International Business Machines Corporation Predetermining separate thermal control points for chips of a multi-chip module

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5319237A (en) * 1990-03-09 1994-06-07 Thomson Composants Microondes Power semiconductor component
US5247426A (en) * 1992-06-12 1993-09-21 Digital Equipment Corporation Semiconductor heat removal apparatus with non-uniform conductance
US5757620A (en) * 1994-12-05 1998-05-26 International Business Machines Corporation Apparatus for cooling of chips using blind holes with customized depth
US5604978A (en) * 1994-12-05 1997-02-25 International Business Machines Corporation Method for cooling of chips using a plurality of materials
US6225695B1 (en) * 1997-06-05 2001-05-01 Lsi Logic Corporation Grooved semiconductor die for flip-chip heat sink attachment
US5956569A (en) * 1997-10-24 1999-09-21 Taiwan Semiconductor Manufacturing Company Ltd. Integrated thermoelectric cooler formed on the backside of a substrate
US6214647B1 (en) * 1998-09-23 2001-04-10 International Business Machines Corporation Method for bonding heatsink to multiple-height chip
US6218730B1 (en) * 1999-01-06 2001-04-17 International Business Machines Corporation Apparatus for controlling thermal interface gap distance
US6214640B1 (en) * 1999-02-10 2001-04-10 Tessera, Inc. Method of manufacturing a plurality of semiconductor packages
US6667548B2 (en) * 2001-04-06 2003-12-23 Intel Corporation Diamond heat spreading and cooling technique for integrated circuits

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9299634B2 (en) 2006-05-16 2016-03-29 Broadcom Corporation Method and apparatus for cooling semiconductor device hot blocks and large scale integrated circuit (IC) using integrated interposer for IC packages
US9013035B2 (en) 2006-06-20 2015-04-21 Broadcom Corporation Thermal improvement for hotspots on dies in integrated circuit packages
CN113170593A (zh) * 2018-11-22 2021-07-23 华为技术有限公司 一种封装结构、处理器及服务器
CN112490202A (zh) * 2019-09-12 2021-03-12 朋程科技股份有限公司 功率器件封装结构

Also Published As

Publication number Publication date
US20050127500A1 (en) 2005-06-16
KR20050056856A (ko) 2005-06-16
JP2005175483A (ja) 2005-06-30

Similar Documents

Publication Publication Date Title
CN1627508A (zh) 局部减小芯片上顺从导热材料层厚度的方法
US7394659B2 (en) Apparatus and methods for cooling semiconductor integrated circuit package structures
US20040095727A1 (en) Thermal heat spreaders designed for lower cost manufacturability, lower mass and increased thermal performance
US6261404B1 (en) Heat dissipation apparatus and method for attaching a heat dissipation apparatus to an electronic device
US6011304A (en) Stiffener ring attachment with holes and removable snap-in heat sink or heat spreader/lid
US7348218B2 (en) Semiconductor packages and methods of manufacturing thereof
US5926371A (en) Heat transfer apparatus which accommodates elevational disparity across an upper surface of a surface-mounted semiconductor device
US5940271A (en) Stiffener with integrated heat sink attachment
US20030134454A1 (en) Apparatus and method for containing excess thermal interface material
US11581240B2 (en) Liquid thermal interface material in electronic packaging
JPH1126659A (ja) マルチチップモジュールの冷却構造およびその製造方法
EP3792969B1 (en) Semiconductor package having liquid-cooling lid
US7605020B2 (en) Semiconductor chip package
US12094836B2 (en) Semiconductor device having heat dissipation structure of curved profile and a manufacturing method thereof
CN217444385U (zh) 芯片封装结构
US20210249326A1 (en) Heat dissipation devices having thermal interface material containment structures
JP4334542B2 (ja) パッケージ構造
US20040037059A1 (en) Integrated circuit package with spacer
TWI708337B (zh) 電子封裝件及其製法與散熱件
US20240063087A1 (en) Thermal and mechanical enhanced thermal module structure on heterogeneous packages and methods for forming the same
JPH07321257A (ja) マルチチップモジュール
US11984379B2 (en) Electronic package and manufacturing method thereof
CN111554643A (zh) 用于倒装芯片球栅阵列的散热器设计
JP5120320B2 (ja) パッケージ構造、それを搭載したプリント基板、並びに、かかるプリント基板を有する電子機器
KR20040086133A (ko) 반도체장치

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication