CN1600009A - 调制器和信令方法 - Google Patents

Abstract

提供一种相移键控调制器(100、500、1000、1400、1700)，其中多相信号源(108、1402、1406－1412、1702)被用于产生载波信号的若干相位。选择器(110)被用于选择载波信号的一个相位或一系列相位，代表从二进制数据源(102、1422)接收的每个位模式。多相信号源最好包括一个多相振荡器，多相振荡器包括可变传播延迟反相器(202)的锁相环。最好，相位定序器(502)被用于选择单调相位序列来代表每个位模式。最好使用两个相位选择器(110、1004)同时选择载波信号的两个相位，并使用相位插入器(1106)根据两个相位选择器(110、1004)选择的两个相位，产生一系列相位。

Description

调制器和信令方法

相关申请的交叉参考

本申请要求2001年7月6日申请的、转让给Motorola.Inc.的美国临时申请60/303,539的优先权。

技术领域

本发明涉及调制器。更具体地说，本发明涉及包括相移键控调制的调制器。

背景技术

目前关心开发低成本、高度集成的收发器。这种收发器可在诸如膝上型计算机、无线电话机和个人数字助理之类消费电子设备中用于建立这种设备之间的连接性，以便允许互用性。另一方面，这种收发器可构成所谓的单片系统设备(system-on-a-chip device)的一部分，所述单片系统设备可在单一半导体小片上合并传感器，信号处理和通信电路。单片系统的一种应用是用在固定在要跟踪的资本设备上的资产跟踪转发器中。

最近无线通信应用的巨大增长使得保存和重新使用无线电频谱需要更多的努力。此外，在无线通信增长的情况下，无线设备必须被设计成能够容许增大的干扰水平。

直接序列扩频(DSSS)已被证明是一种能够在高干扰通信环境中工作的频谱有效信号方法。例如，DSSS用在码分多址(CDMA)中。在常规的DSSS中，由1和0组成的二进制数据流被转换成双极数据信号，其中用正信号电平(+1)代表1，用负信号电平(-1)代表0。这种双极数据信号由数据速率表征。双极数据信号和更高速率的双极扩展码信号混合(相乘)，所述双极扩展码信号包括扩展码的比特对准副本。起源于混合操作的混合双极信号被用于对载波信号进行相移键控调制。

已知各种相移键控调制技术。和DSSS一起使用的一种技术是二进制相移键控(BPSK)调制。在BPSK的例证实现中，对于混合双极信号中1的每次出现，用零相移传送载波信号，对于-1的每次出现，用Pi弧度的相移传送载波。

称为正交相移键控(QPSK)调制的另一种技术提供两倍于BPSK调制的数据速率。在QPSK调制的例证实现中，混合双极信号被分解成第一和第二信道双极信号。第一信道双极信号被用于对载波的零相位(即余弦或同相分量)进行BPSK调制，第二信道双极信号被用于对载波信号的Pi/2相位(即正弦或正交相位)进行BPSK调制。在被放大、滤波和传送之前，把这两个BPSK调制载波信号加在一起。由于载波的这两个相位正交(正弦和余弦正交)，因此可在互不干扰的情况下传送和恢复这两个信道双极信号。

在QPSK中，第一和第二信道双极信号的信号值存在四种可能排列(00、01、10和11)。当在第一BPSK操作的结果对应于实轴，第二BPSK操作的结果对应于虚轴的复平面(或者相量图)上查看所得到的信号时，四种可能排列导致四种可能相位。QPSK的一个缺陷在于第一和第二信道双极信号中同时的信号电平跃迁会导致传送信号的相位中的Pi弧度跳跃。这种大的突然相位跃变会导致不希望的带外信号分量。

作为QPSK方法的变型的另一种相移键控信令技术被称为偏置正交相移键控(OQPSK)。OQPSK通过偏置第一和第二信道双极信号，从而每次只有一个信道双极信号改变信号电平，因此相位跃变局限于Pi/2弧度，解决由大的突然相位跃变导致的问题。在一定程度上，OQPSK可用于减少带外信号分量。

除了增大干扰容许限度，减少干扰的产生之外，为鼓励电子设备中无线连接性的迅速扩散而必须解决的另一问题是调制器的成本。不幸的是，实现相移键控调制的传统发射器使用模拟混频器混合基带信号和载波信号的一个或多个相位，以便对载波移相。

附图说明

权利要求中陈述了本发明的新颖特征。但是结合附图，根据本发明的一些例证实施例的下述详细说明，能够更好地理解本发明，其中：

图1是根据本发明第一备选实施例的相移键控调制器的功能方框图。

图2是根据本发明一个实施例，在图1和5中所示的调制器中使用的多相振荡器的功能方框图。

图3是根据本发明的优选实施例，在图2中所示的多相振荡器中使用的可变传播延迟反相器的电路图。

图4是根据本发明的备选实施例，供在图2中所示的多相振荡器中使用的可变传播延迟反相器的电路图。

图5是根据本发明第二备选实施例的相移键控调制器的功能方框图。

图6是表示在图1、5和10中所示调制器中使用的偏置同相和正交相位信号周期的计时图。

图7是表示根据本发明的优选实施例，由图5中所示的多相振荡器产生的载波信号的若干离散相移键控形式的时域图。

图8是表示根据本发明的优选实施例，由图5中所示的多相振荡器输出的载波的若干离散相位的相量图。

图9是对于I和Q信道信号状态的假定序列，由图5中所示的调制器输出的载波相位-时间曲线图。

图10是根据本发明的优选实施例，在图5和11中所示的调制器中使用的相位定序器的功能方框图。

图11是根据本发明优选实施例的相移键控调制器的功能方框图。

图12是根据本发明优选实施例，在图11中所示的调制器中使用的相位插入器的电路方框图。

图13表示由两个不同相位和两个波形的三个模拟加权和表征的两个模拟载波波形。

图14是根据本发明第三备选实施例的相移键控调制器的功能方框图。

图15是其中可使用图1、5、11和14中所示调制器的通信系统的功能方框图。

图16是根据本发明的优选实施例，由图5和11中所示的调制器执行的调制方法的流程图。

图17是根据本发明第四备选实施例的相移键控调制器的功能方框图。

具体实施方式

虽然本发明容许许多不同形式的实施例，不过附图中表示以及下面将详细说明的是具体实施例，条件是本公开内容应被看作本发明原理的一个例子，而不是意图把本发明限制于所示和说明的具体实施例。此外，这里使用的术语和字词不应被看作是限制性的，相反只起描述作用。在下面的说明中，相同的附图标记用于描述相同、相似或相应的部分。

图1是根据本发明第一备选实施例的相移键控调制器100的功能方框图。参见图1，二进制数据源102包括同相/正交(I/Q)二进制序列源104和1/2信号周期延迟。I/Q二进制序列源104包括同相信道输出端104A和正交相信道输出端104B。由数据速率(信号状态周期的倒数)表征的第一二进制数据信号由同相信道输出端104A输出，也由相同数据速率表征的第二二进制数据信号由正交相信道输出端104B输出。同相输出端104A与选择器110的第一相位选择输入端110B耦接(注意术语正交和同相通常与两个二进制数据信道相关联，因为它们被用于调制具有正交相位关系的载波的相位。虽然在这里描述的调制器中没有进行相位调制，不过保留了名称正交和同相)。正交相信道输出端104B通过1/2信号状态周期延迟106与选择器110的第二相位选择输入端110C耦接。二进制序列源104的输出可来源于，例如纠错信道编码器。最好以如图6中所示的二进制信号形式(下面更充分说明)提供二进制数据源102的输出。使用传输门电路并一前一后工作的一对模拟多路复用器可被用作选择器10。连接在一起的这些多路复用器的地址线用作第一和第二相位选择输入端110B和110C。

多相振荡器108包括与选择器110的若干选择器信号输入端110A耦接的若干信号源输出端108A。图1中图解说明的每个信号源输出端108A最好包括一对差分(differential)信号源输出端，选择器110最好能够有选择地传递若干差分信号之一。多相振荡器108振荡，从而产生载波信号，并在若干信号源输出端108A输出由若干相对相位表征的载波信号的若干形式。多相振荡器108输出的载波信号的若干形式最好在相位上间隔均匀。例如为了同时对两个二进制位(分别来自二进制序列源104的信道输出端104A、104B)编码，使这两个二进制位的每个可能排列(00、01、10、11)和四个相位之一相关联。使用的四个相位可以是，例如Pi/4、3Pi/4、5Pi/4和7Pi/4。这四个相位最好按顺序与选择器信号输入端110A连接，从而应用于选择输入端110B、110C的两个二进制位之一的变化使选择信号的相位改变Pi/4。满足前述标准的一种顺序应使位模式00和相位Pi/4关联，使位模式01和相位3Pi/4关联，使位模式11与相位5Pi/4关联，使位模式10与相位7Pi/4关联。通过对输入排序，以满足前述标准，并利用1/2周期延迟106，确保选择器110输出的信号的相位跃变局限于Pi/4。跃变被限制为Pi/4减少了带外信号分量。

选择器110包括输出载波信号的选择相位的选择器输出端110D。选择器输出端110D与功率放大器112的输入端耦接。功率放大器112的输出端通过滤波器114与传输介质接口116耦接。滤波器114最好包括低通滤波器。根据本发明的一个备选实施例，滤波器114包括带通滤波器。传输介质接口116最好包括天线。根据其频率响应，传输介质接口116可在一定程度上固有用作滤波器114。在其上实现调制器100的集成电路或印刷电路板中使用的，用于耦接功率放大器112和传输介质接口116或者使这种耦接分路接地的其它结构，例如带状线，也固有表现允许它们用作或扩大滤波器114的频率响应。

如上所述及下面更充分说明的那样，多相振荡器108不必输出纯正弦曲线载波信号。这是优选实施例中的情况，滤波器114提供从载波信号中除去不需要的高频分量的有益作用。

如图1中所示及如上所述，二进制数据源包括同相信道输出端104A和正交信道输出端104B，调制器100根据从输出端104A、104B接收的二进制数据的模式，输出四个相位之一。另一方面，相位调制器被重新配置，以便根据只由单一二进制数据输出端输出的二进制数据的二进制值，选择仅仅两个相位(例如0和Pi)之一。根据另一备选实施例，k个(k大于2)二进制数据信道被用于使k比特字与备选选择器110的相同数目的选择输入端耦接，以便选择载波信号的2^k个相位之一。例如二进制数据流可被分解成三个独立的信道信号，这三个独立的信道信号被提供给备选选择器110的选择输入端，以便选择载波信号的8个相位之一。在这种实施例中，载波信号的8个相位分别与三个二进制位的所有可能模式之一相关联。

图2是根据本发明一个实施例，在图1和图5所示的调制器中使用的多相振荡器108的功能方框图。如图2中所示，多相振荡器108包括输入端-输出端环状耦接的若干可变传播延迟差分反相器202。所述若干可控延迟差分反相器202分别包括一个传播延迟控制输入端202A。根据本发明的备选实施例，只有一部分反相器202具有可控延迟。每个反相器两端的相差为π+δφ弧度，这里δφ最好小于π。每对连续的反相器两端的相差为2π+2δφ，等同于2δφ。每对连续的差分反相器202构成振荡器108的一级。另一方面，不是使用差分反相器202，而是把诸如非反相元件之类其它类型的元件用于各级，代替一对差分反相器202。如图2中所示，从反相器202环中每隔一个反相器202的输出端获取信号输出端108A，从而在每个连续的信号输出端108A的相位输出增大离散增量2δφ。另一方面，从反相器202环中每个反相器或者不到每隔一个反相器的输出端获取信号输出端108。虽然出于举例说明的目的，图2中表示了四个信号源输出端108A，并且该数目的信号源输出端可和图1中所示的调制器100共同使用，对于下面说明的其它实施例，最好提供更多信号源输出端108A。最好通过增大差分反相器202的数目，或者通过分接每个差分反相器202，而不是如图2中所示每隔一个差分反相器的输出端，提供更多的信号源输出端108A。

分频器204与反相器202环耦接。分频器204用于分隔环绕反相器202环传播的载波信号的频率，从而可在其相位和低频基准信号的相位之间进行有意义的比较。分频器204把载波频率除以整数N，并输出分频信号。分频器204的分频输出端与鉴相器206耦接。输出前述低频基准信号的基准频率振荡器208也与鉴相器206耦接。鉴相器206输出取决于低频基准信号的相位和分频信号的相位之间差值的幅度的相差信号。低通滤波器210包括与鉴相器耦接，以便接收相差信号的输入端。低通滤波器210对相位差信号积分，并在低通滤波器210的输出端输出积分的相差信号。可控延迟反相器202的传播延迟控制输入端202A与低通滤波器210的输出端耦接，以便接收积分的相差信号。积分的相差信号被用于控制反相器202的传播延迟。操作中，分频器204、鉴相器206、基准频率振荡器和低通滤波器210用于把反相器202环的振荡频率锁定为基准信号的频率和整数N(分频器204把载波频率除以该整数N)的乘积。

在多相振荡器108中，使反相器202定期从一种状态转换成另一种状态，从而产生载波信号。反相器202表面上是数字(双态)器件。通常在数字电路中，关心对应于二进制1和二进制0的两种信号电平，最好尽可能短地保持这两种状态之间的跃迁，即高信号状态周期的前沿和后沿。但是，为了用于产生载波信号，最好在这样的高频下操作差分反相器202，以致获得具有相当大的倾斜部分，不具有明显平稳段的信号。下面更充分说明的图13表示了反相器链振荡器产生的波形的模拟。在图11中所示的调制器的优选实施例中使用的相位插值器1106利用波形的倾斜特征。波形的倾斜特征的另一有益结果是和具有相当垂直的跃迁边缘的数字波形相比，载波信号的基本频率分量中信号功率的比例相当高。从而，滤波器114从信号中除去的载波信号功率的数量将减小。

最好利用CMOS制备技术制备反相器202环，分频器204，鉴相器206和低通滤波器210。

图3是根据本发明的优选实施例，在图2中所示的多相振荡器中使用的可变传播延迟反相器202之一的电路图。根据本发明的优选实施例，大致来说，反相器202包括变容二极管加载差分放大器。参见图3，根据优选实施例，反相器202包括与电源电压接线端302耦接的第一电阻器304和第二电阻器306。第一金属氧化物半导体(MOS)晶体管308包括与第一电阻器304耦接的漏极端子308A，类似地第二MOS晶体管310包括与第二电阻器306耦接的漏极端子310A。第一MOS晶体管308的源极端子308B，第二MOS晶体管310的源极端子310B接地。第一变容二极管316耦接在第一晶体管308的漏极端子308A和地面之间，类似地，第二变容二极管318耦接在第二MOS晶体管310的漏极端子310A和地面之间。第一和第二变容二极管316、318的阴极与相应MOS晶体管308、310的漏极耦接。

反相器202的第一差分输入端312与第一MOS晶体管308的栅极耦接。类似地，反相器202的第二差分输入端314与第二MOS晶体管310的栅极耦接。反相器202的第一差分输出端320与第一MSO晶体管308的漏极308A连接，反相器202的第二差分输出端322与第二MOS晶体管310的漏极310A连接。最好利用差分输入端和输出端耦接反相器202。多相振荡器108产生的载波信号最好是差分信号。

传播延迟控制输入端202A与第一变容二极管和第二变容二极管316、318的阳极端子耦接。通过改变施加于控制输入端202A的电压，改变第一变容二极管和第二变容二极管316、318的电容。传播通过反相器202的信号的传播延迟与输出端320、322的电压从打开下一反相器中的MOS晶体管所需的电压变成关闭下一反相器中的MOS晶体管所需的电压(或者反过来)所需的时间有关。后一时间取决于对变容二极管316、318充电和放电所需的时间。从而，通过改变施加于传播延迟控制输入端202A的电压，改变经过每个反相器202的传播延迟。经过反相器202的传播延迟直接影响多相振荡器108的振荡频率。从而，通过把低通滤波器210输出的低通滤波相差信号应用于反相器202环中反相器202的传播延迟控制输入端202A，控制多相振荡器108产生的载波信号的频率。与变容二极管312、314和电阻器304、306相关的RC时间常数和与变容二极管312、314和MOD晶体管308、310的内部阻抗相关的RC时间常数确定载波信号波形的形状，以及载波波形的前沿和后沿的持续时间。多相振荡器108产生的载波波形的确切形状取决于频率、工作电压、电路组件参数。本发明并不局限于多相振荡器108产生的载波信号的特定波形。滤波器114(图1)用于从载波信号中滤出不需要的频率分量。

图4是根据本发明的一个备选实施例，供图2中所示的多相振荡器之用的可变传播延迟反相器202的电路图。根据该备选实施例，每个可变传播延迟反相器202采取电容器加载差分放大器的形式，其中积分器输出的积分相差信号被用作偏压。参见图4，第三电阻器402和第三MOS晶体管406串联连接在传播延迟控制输入端202A和地面之间。类似地，第四电阻器404和第四MOS晶体管408串联连接在传播延迟控制输入端202A和地面之间。第三和第四电阻器402、404与传播延迟控制输入端202A连接。第一电容器410连接在第三电阻器402和第三MOS晶体管406的连接点和地面之间。类似地，第二电容器416耦接在第四电阻器404和第四MOS晶体管408的连接点与地面之间。第三差分输入端418与第三MOS晶体管406的栅极406A连接。第四差分输入端420与第四MOS晶体管408的栅极408A连接。第三差分输出端414与第三电阻器402和第三MOS晶体管406的连接点连接。类似地，第四差分输出端416与第四电阻器404和第四MOS晶体管408的连接点连接。操作中，通过控制施加给传播延迟控制输入端202A的积分相差信号的幅度，控制传播通过图4中所示的可变延迟反相器的信号的传播延迟。

虽然图3中所示的设计是可变相位延迟反相器202的优选设计，图4是可变相位延迟反相器202的一种可能备选设计，不过本发明并不局限于任意特殊的反相器设计。特别地，虽然优选如图3和4中所示的差分反相器，不过另一方面，通过恰当地对其输出进行偏置，也可使用非差分反相器。

图1-4表示了有利的是可主要利用标准CMOS制备技术，构成的调相器的两个备选实施例。所述调相器提供载波信号的多个相位的传输，而不需要模拟混频器。

图5是根据本发明的第二备选实施例的第二相移键控调制器500的功能方框图。图5中所示的由相同的附图标记识别的某些元件也示于图1-4中，并且上面参考图1-4已进行了说明。在第二调制器500中，二进制数据源102的输出端与相位定序器502耦接，而不是直接与选择器110耦接。第二调制器500中使用的多相振荡器108能够输出比二进制数据源102输出的二进制位的排列更多的载波信号的相位(例如，在二进制数据源每次输出两个二进制值的优选情况下，多相振荡器108能够输出四个以上的相位，最好输出载波信号的至少八个相位)。第二调制器500中的多相振荡器108输出的载波信号的额外相位被用作中间相位，以便避免第二调制器500所产生信号的大相位跃变。

相位定序器502包括与二进制序列源104的同相信道输出端104A耦接的第一二进制数据输入端502A。相位定序器502还包括通过1/2周期延迟106与二进制序列源104的正交相信道输出端104B耦接的第二二进制数据输入端502B。对于从第一和第二信道输出端104A、104B耦接到相位定序器502的第一和第二二进制数据输入端502A、502B的每个二进制数据模式，相位定序器502在若干相位选择信号输出端502C输出一系列的相位选择信号。相位定序器输出一系列相位选择信号的顺序隐含地取决于在触发要被选择的相位选择信号的位模式之前，在第一和第二二进制数据输入端502A、502B出现的位模式。每个相位选择信号最好采取在相位选择信号输出端502C输出的多位字的形式。相位选择信号输出端502C与选择器110的若干相位选择输入端110E耦接。与选择器110的相位选择输入端110E耦接的信号用于控制在选择器信号输出端110D输出在选择器信号输入端110A输入的载波信号的若干相位中的哪个相位。

根据一个备选实施例，二进制序列源104的信道之一被被消除，从而二进制序列源104只输出单一数据信号，相位定序器502输出信号，以便为该单一数据信号的每个信号状态周期选择至少两个相位。在这种备选实施例中，响应第一状态(例如二进制1)选择的相位最好均匀分布在第一个Pi弧度区间内，响应第二状态(例如二进制0)选择的相位最好均匀分布在第二个Pi弧度区间内，第二个Pi弧度区间和第一个Pi弧度区间不重叠。考虑到前一信号状态周期的最后相位，选择每个新信号状态周期的初始相位，以使相位跃变降至最小。

图6是表示在图1、5和11所示的调制器中使用的偏置同相和正交相信号周期的计时图600。计时图的横坐标是时间轴，并用信号状态周期tb划分。计时图600的上部表示同相信道输出端104A输出的同相信道二进制数据信号的一系列信号状态。计时图600的下部表示正交相信道输出端104B输出并被1/2信号状态周期延迟106延迟的正交相信道二进制数据信号的一系列信号状态。对于持续时间tb的每个连续信号状态周期，每个信道采取二进制0或1的信号状态。注意正交相信道的信号周期与同相信道的信号状态周期偏移1/2信号状态周期tb。于是，每1/2信号状态周期只能改变到达二进制数据输入端502A、502B的一个信道中的二进制值。

图7是表示根据本发明的优选实施例，由图5中所示多相振荡器108产生的载波信号的若干离散移相形式702的时域图700。注意在图7中，载波信号的移相形式702被表示成方波，以便清楚图解说明相对相位，而事实上，载波信号最好包括相当大的倾斜部分。表示了载波信号的总共16个相位。用识别多相振荡器108的若干信号源输出端108A中的一对特定差分输出端108A的抽头(tap)编号标记载波信号的16个相位。注意虽然图2中只表示了供第二调制器500之用的四个信号源输出端108A，不过反相器202环可被扩展，以便提供16对差分信号源输出端108。

图8是根据本发明的优选实施例，表示图5中所示的多相振荡器输出的载波的若干离散相位的相量图800。图8中所示的抽头编号对应于图7中所示的抽头编号。如同通信领域的普通技术人员已知的那样，相量图的横坐标是实轴，相量图的纵坐标是虚轴。沿着实轴的正半部分，相位等于0，并沿逆时针方向增大，在绕图800的一个完整旋转中变化2Pi。相位抽头优选间隔不大于Pi/4弧度，最好不大于Pi/8弧度。

根据本发明的实施例，环绕图8的箭头指定调制器500根据假定的一系列同相和正交相信道信号状态，选择的一系列相位。对应于环绕箭头的一系列假定同相信道信号状态是[1，1，0，0，0，0]，对应于环绕箭头的一系列假定正交相信道信号状态是[1，0，0，1，1，0]。前述序列的每个元素指示1/2信号状态周期的信号状态值。实际应用中，信号状态序列取决于哪些信息要被传送。用相应的时间范围，即其间顺序选择箭头所示的相位的时间，以及用规定箭头指示的相位序列的同相和正交相信号状态的组合标记图8中的每个箭头。注意在对应于每个箭头的时间周期内，以一个抽头位置为一级不连续地递增相位，从而避免大的相位跃变。另外注意在连续1/2信号状态周期之间的跃迁处，相位只改变一个抽头位置。

图9是关于上面提及的假定的同相和正交相信道信号状态序列，图5中所示的调制器输出的载波相位-时间曲线。图9中，纵坐标上的相位值对应于相量图800中所示的抽头(图8)。图9中，以信号状态周期tb为单位沿横坐标标明时间。图9中图解说明的相位序列对应于环绕图8的箭头指示的那些相位序列。注意虽然看起来在5/8tb存在大的相位跃变，但是事实上从0到15/8Pi，相位改变1/8Pi。为其选择每个相位的周期被称为相位周期。如图9中所示，每个信号状态周期存在八个相位周期。每个信号状态周期优选存在至少四个相位周期，最好每个信号状态周期存在至少八个相位周期。关于每个信号状态周期的相位输出的数目的前述优先选择也适用于图11和17中所示的调制器，以及参考图16所述的方法。

在每个1/2信号状态周期中，载波的单调N/4相位序列与相位选择器输出端110D(图5)耦接，这里N是覆盖2Pi弧度的抽头的数目(例如如图8中所示，对于第二调制器500为16)。因此，在每个1/2信号状态周期内选择的抽头序列的总相位变化最好为：

$(\frac{N}{4}-1)\frac{\mathrm{Pi}}{4}$

关于信号状态转变之后的1/2信号状态周期选择的单调相位序列的起始相位最好开始于关于信号状态转变之前的1/2信号状态周期选择的最后相位的一个抽头位置内。更具体地说，关于信号状态转变之后的1/2信号状态周期选择的第一抽头从在信号状态转变之前的1/2信号状态周期内选择的最后抽头移动一个抽头位置。在各个1/2信号状态周期内输出间隔紧密的单调相位序列，并遵守和关于相继的1/2信号状态周期选择的最后和第一抽头的前述优先选择，可避免大的相位跃变，减少不希望的带外信号分量。

注意，由于电子电路中的传播延迟的缘故，二进制序列源104输出的信号中信号状态转变的发生和响应在信号状态转变后获得的信号状态，选择单调相位序列之间存在延迟。

如果遵守上面提及的和关于相继的1/2信号状态周期的最后和第一抽头(相位)选择有关的优先选择，则剩余的问题是关于相继1/2信号状态周期选择的单调相位序列的相位方向(即顺时针方向或逆时针方向)。根据本发明，关于同相和正交相信道的信号状态的每种可能组合(例如Q＝1，I＝0)选择的单调相位序列的相位方向可以是顺时针方向也可以是逆时针方向。在信号状态转变前后的信号状态相同的情况下，关于转变前后的信号状态选择的单调相位序列的相位方向将相反。另一方面，如果信号状态转变前后的信号状态不同，则关于信号状态周期前后的信号状态选择的单调相位序列的相位方向将相同。

通过选择由优选的相位方向，起始相位，总相位变化和抽头间距表征的单调相位序列，可实现频谱高效的信令。

图10是根据本发明的优选实施例，在图5、11中所示的调制器中使用的相位定序器502的功能方框图。参见图10，第一和第二二进制数据输入502A、502B分别被提供给XOR门1002的输入端1002A、1002B。XOR门的输出1002C被直接提供给2到1多路复用器1006的第一输入端1006A，并通过反相器1004被提供给2到1多路复用器1006的第二输入端1006B。2X数据速率时钟1008被提供给多路复用器1006的选择输入端。2X数据速率时钟1008的周期是信号状态周期的一半。把2X数据速率时钟1008应用于多路复用器1006导致多路复用器1006交替地使其第一和第二输入端1006A、1006B与多路复用器输出端1006C耦接。多路复用器1006使输入端1006A、1006B之一与输出端1006C耦接1/2信号状态周期，随后使输入端1006A、1006B中的另一输入端与输出端1006B耦接等等。输出1006C被提供给计数器1012的方向控制输入端1012A。相位周期时钟1010被提供给计数器1012的时钟输入端1012B。计数器1012的输出用作相位定序器502的相位选择信号输出502C。相位选择信号输出包括最高有效位(MSB)和最低有效位(LSB)。

注意依靠反相器1004，应用于多路复用器的输入端1006A、1006B的信号始终相反，即一个高一个低。操作中，只要提供给第一和第二二进制数据输入端502A、502B的信号保持不变，则每1/2信号状态周期，相位定序器502将改变计数器1012的方向。在上述情况下，表征关于相继1/2信号状态周期选择的单调相位序列的相位方向(顺时针或逆时针)也将交替。

当应用于二进制数据输入端502A、502B的信号之一改变时，在多路复用器的输入端1006A、1006B出现的信号状态将被交换。从而在多路复用器的输出端1006C出现的信号不发生变化(即，在信号状态转变前后相同)，在信号状态转换之后，计数器102将继续按照信号状态转变前的方向计数。从而，表征关于信号状态转变前后的1/2信号状态周期选择的单调相位序列的相位方向(顺时针或逆时针)将相同。

虽然图10表示了相位定序器502的一种特殊设计，不过也可使用完成相同或相似功能的其它设计，本发明不应被认作局限于图10中图解说明的例证设计。例如，可使用编程微处理器来实现相位定序器502。

如图10中所示的相位定序器最好被实现成CMOS电路。

图11是根据本发明优选实施例的相移键控调制器1100的功能方框图。调制器1100与图1和5中所示的调制器共用由相同附图标记识别的许多部分。上面说明了这些公共部分。在优选的调制器1100中，如同第二调制器500中那样，相位定序器502与选择器110耦接(在图11的语境中，下面称为第一选择器110)，但是和第二调制器500中不同，在优选的调制器1100中，相位定序器502还通过一个相位周期延迟1102与第二选择器1104的若干相位选择输入端1104B耦接。一个相位周期等于相位定序器502选择每个相位的时间长度。延迟1102包括与相位选择器502的相位选择信号输出502C的除最高有效位之外的全部二进制位耦接的若干延迟输入端1102A，和与第二选择器1104的相位选择输入端1104B耦接的若干延迟输出端1102B。第二相位选择器1104包括与多相振荡器108的信号源输出端108A耦接的若干信号输入端1104A。第二选择器1104还包括第二选择器输出1104C。操作中，第二选择器1104输出的相位使第一选择器110输出的相位延迟一个相位周期。在优选的相移键控调制器1100中，最高有效位也未被直接应用于第一选择器110，而是被用于下面说明的另一目的。相位选择输出502C的位宽被交替改变，多相振荡器108的信号源输出108A的数目被交替改变。

第一选择器110的输出端110D与第一选择性反相器1110的信号输入端1110A耦接。第二选择器1104的输出端1104C与第二选择性反相器1114的信号输入端1114A耦接。第一和第二选择器110、1104的输出及第一和第二选择性反相器1114的输入最好均包括一对差分信号输出。注意在优选实施例的调制器1100方面，多相信号源108的总延迟长度最好约为Pi弧度，最好分接每个反相器，而不是每隔一个反相器202(图2)的输出端。第一和第二选择性反相器1110、1114用于有选择地使在它们的输入端1114A、1110A接收的载波信号的相位移动Pi弧度。在第一选择性反相器1110的输出端1110B，以及在第二选择性反相器1114的输出端1114B输出有选择反相载波信号。各个选择性反相器1110、1114的输出1110B、1114B最好包括一对差分信号输出。最好通过有选择地调换差分信号输入端1110A、1114A和差分信号输出端1110B、1114B之间的连接，在每个选择性反相器1110、1114内实现反相。最好利用各个选择性反相器内的一对2到1模拟多路复用器实现反相。可使用完成反相或者180度移相的备选装置。

第一选择性反相器1110进行的选择性反相最好由与第一选择性反相器1110的控制信号输入端1110C耦接的第一XOR门1108的输出所控制。在相位定序器502的输出502C中，从最低有效位和最高有效位分出第一XOR 1108的输入。注意为1的最低有效位值最好指定与相位Pi+Nδφ相关的多相信号源108的奇数编号输出，这里N是奇整数。如果后面的相位将被置于相量图800的0～Pi范围中，则它们被反相。另一方面，多相信号源108的偶数抽头(tap)具有相位Mδφ，这里M是偶整数。如果后面的相位将被置于相量图800的Pi～2Pi范围中，则它们被反相。相位定序器502的输出502C的最高有效位最好指定是要输出在0～Pi范围中的相位，还是要输出在Pi～2Pi范围中的相位。从而，XOR门1110被恰当地用于控制选择性反相器1108。

类似地，第二选择性反相器114执行的选择性反相最好由与第二相位选择器1114的控制信号输入端1114C耦接的第二XOR门1112的输出所控制。从延迟1102的输出1102B中的最低有效位，和相位定序器502C的输出中的最高有效位分出第二XOR门1112的输入。

第一选择性反相器1110的输出端1110B与相位插入器1106的第一输入端1106耦接，第二选择性反相器1114的输出端1114B和相位插入器1106的第二输入端1106B耦接。相位插入器1106最好用于有选择地结合第一选择性反相器1110输出的载波信号的每个相位和第二选择性反相器1114同时输出的载波信号的相位，并在相位插入器输出端1106C输出第一选择性反相器1110输出的载波的相位，第二选择性反相器1114输出的载波的相位，或者落在第一和第二选择性反相器1110、1114输出的相位之间的一个或多个插入相位之一。相位插入器11106最好通过获得第一选择性反相器1110输出的每个相位和第二选择性反相器1114同时输出的相位的加权和进行工作。按照相位插入器1106输出的相位逐渐或者递增地从等于或接近第二选择器1104所输出相位，改变到等于或接近每个相位周期内，第一选择器110所输出相位的方式，连续或者逐步地交替改变用于实现加权和的权重。在相位插入器输出的相位递增变化的优选情况下，最好持续固定的一部分相位周期(称为子相位周期)输出相位插入器1106输出的每个相位。从而，相位插入器1106允许产生载波的更多相位，而不需要减小多相振荡器108的每对连续反相器202两端的相位延迟δφ。这特别有利，因为相位延迟δφ可减小到的程度受特定半导体制备工艺的设备设计约束条件所限制。相位插入器1106用于输出除多相振荡器108输出的那些载波信号相位之外的载波信号相位。

相位插入器1106的输出1108B通过功率放大器112，滤波器114耦接到传输介质接口116。

根据本发明的另一备选实施例，除去了第一和第二选择性反相器1110、1114。在这种备选实施例中，相位插入器可得到数目较少的相位，除非进行其它修改以便补偿相位的损失，例如增加多相振荡器108中的级数。

根据本发明的另一备选实施例，第一选择性反相器1110被置于在图5中所示的第二实施例中使用的选择器110和放大器112之间。

图12是根据本发明的优选实施例的相位插入器1006的电路方框图。参见图12，第一电阻器1202置于偏压Vd1和第五MOS晶体管1206的漏极之间，第二电阻器1204置于偏压Vd1和第六MOS晶体管1208的漏极之间。和第六MOS晶体管1208的栅极结合的第五MOS晶体管1206的栅极用作相位插入器1006的第一输入端1006A。如图12中所示，相位插入器1006处理不同的信号。第五MOS晶体管1206的源极和第六MOS晶体管1208的源极与第一电流可选电流源1242耦接。第一电流可选电流源1242包括分别通过第一开关1214，第二开关1216和第三开关1218，有选择地与第五和第六晶体管1206、1208的漏极连接的第一固定电流源1226，第二固定电流源1228和第三固定电流源1230。第一、第二和第三开关1214、1216和1218最好包括基于晶体管的开关。第一固定电流源1226所放(draw)电流为第二固定电流源1228所放电流的两倍，第二固定电流源1228所放电流为第三固定电流源所放电流的两倍。通过有选择地闭合第一、第二和第三固定开关1214、1216和1218，第一可选电流源1242放出的电流可被调整成最高可达第三固定电流源1218所放电流的七倍。第一、第二和第三固定电流源1214、121218接地。

第七MOS晶体管1210的漏极与第一晶体管1206的漏极耦接，并与第一电阻器1202耦接。第八MOS晶体管1212的漏极与第六晶体管1208的漏极耦接，并与第二电阻器1204耦接。第七MOS晶体管1210的栅极和第八MOS晶体管1212的栅极用作相位插入器1006的第二输入端1006B。第七MOS晶体管1210的源极，第八MOS晶体管1212的源极均通过第四开关1220、第五开关1222和第六开关1224与第二电流可选电流源1244的第四固定电流源1232、第五固定电流源1234和第六固定电流源1236耦接。第四固定电流源1232放出和第三固定电流源1230相同的电流量。第五固定电流源1234所放电流为第四电流源1232所放电流的2倍，和第二固定电流源1228所放电流相同。第六固定电流源1236所放电流为第五固定电流源1234所放电流的两倍，和第一固定电流源1226所放电流相同。第四、第五和第六固定电流源1232、1234、1236被接地。

与第五和第七MOS晶体管1206、1210连接的第一端子，以及与第六和第八MOS晶体管1208、1212连接的第二端子用作相位插入器输出端1006C，如图12中所示，相位插入器输出端1006C是差分输出端。

第五～第八晶体管1206-1210和第一及第二电阻器1202、1204一起构成加和由不同相位表征的两个差分信号的加法器1254。最好通过获得由不同相位表征的两个差分信号的加权和，实现相位插值。

相位插入器时钟1240与计数器1238耦接，以便驱动计数器1238。相位插入器1240输出的时钟信号由为前述相位周期倒数的倍数的频率表征。换句话说，相位插入器时钟1240的周期等于上面提及的子相位周期。相位插入器时钟1238包括若干计数输出端1238A、1238B和1238C，在这些计数输出端上，输出从二进制000到二进制111(等于十进制7)的二进制计数。第一计数输出端1238A与第一开关1214的控制输入端耦接，并通过第一反相器1246与第六开关1224的控制输入端耦接。第二计数输出端1238B与第二开关1216的控制输入端耦接，并通过第二反相器1248与第五开关1222的控制输入端耦接。第三计数输出端1238C与第三开关1218耦接，并通过第三反相器1250与第四开关1220的控制输入端耦接。时钟1240、计数器1238和反相器1246、1248、1250用作控制从电流可选电流源1242、1244放出或供给的电流的选择。

当被加入通过第一、第二和第三反相器1246、1248、1250到达第四、第五和第六开关1220、222、1224的计数中时，从计数输出端1238A、1238B、1238C耦接到第一、第二和第三开关1214、1216、1218的计数等于计数器1238的最大输出(例如十进制7)。到达第一电流可选电流源1242的三个开关1214、1214和1216的计数反复从000计数到111，而到达第二电流可选电流源1244的三个开关1220、1222、1224的计数同时反复从111计数到000。由于固定电流源1226、1228、1230、1232、1234、1236的固定电流值对应于控制它们的计数输出1238、1238B、1238C的数量级，当计数器1238计数时，可选电流源1242、1244会连续放出为第三和第四固定电流源1230、1232所放电流的倍数(最高达7倍)的电流。第一电流可选电流源1242所放电流将以第三和第四固定电流源1230、1232所放电流为增量，反复增大，直到该电流的7倍为止，随后重新从0开始。同时，第二电流可选电流源1244放出的电流将从第三和第四固定电流源1230、1232所放电流的7倍反复降到零，随后重新开始。

随着时间的过去，第一电流可选电流源1242放出的电流遵循量化的上坡锯齿形波形，而第二电流可选电流源1244放出的电流遵循量化的下坡锯齿形波形。

在输出端1006输出的差分信号包括起因于流经第五和第六MOS晶体管1206、1208的电流之间的差值的第一项，和起因于流经第七和第八MOS晶体管1210、1212的电流之间的差值的第二项。第一项的量值由第一电流可选电流源1242放出的电流按比例缩放，第二项的量值由第二电流可选电流源1244放出的电流按比例缩放。从而，如图12中所示的相位插入器1006起加法器的作用，并实现在第一输入端1006A输入的载波的第一相位和在第二输入端1006B输入的载波的第二相位的加权和。实现加权和中使用的权重的和数被固定(例如固定在二进制111)。应用于在第一输入端1006A输入的载波信号的相位的权重遵循量化的上坡锯齿波形，而应用于在第二输入端1006B输入的载波信号的相位的权重遵循量化的下坡锯齿波形。

当在每个相位周期内改变权重时，在相位插入器输出端1006C输出的载波信号的相位分若干步(例如在计数最高可达二进制111的情况下为七步)从在第二相位插入器输入端1006B输入的相位增大到在第一相位插入器输入端1006A输入的相位。

虽然如上所述，在每个相位周期内，应用于在相位插入器输入端1006A、1006B输入的载波的两个相位的权重最好遵循线性渐进(例如七个相等步长)，不过另一方面，权重也可遵循非线性渐进。

虽然图12中表示并且上面说明了实现相位插入器的一种具体优选电路，不过也可使用完成上述功能的相位插入器的其它实现。

通过提供第一选择器110和第二选择器1004，并使用相位插入器在第一和第二选择器110和1004同时选择的每对相位之间插值，简化了相位间隔紧密的连续载波信号的产生。利用一连串的相位间隔紧密的载波信号进一步减少了不希望的带外信号分量。

图13是表示由两个不同相位表征的两个模拟载波波形，以及这两个波形的三个模拟加权和的图表1300。横坐标为时间(纳秒)，纵坐标为信号电平(毫伏)。图中信号的频率为2.5GHz(对应于0.4纳秒的周期)。图中表示了相当大一部分的0.4纳秒周期。最左侧和最右侧的曲线1302、1310代表载波信号的相位差约1.1弧度的两个相位。最左侧和最右侧的曲线1302、1310代表多相振荡器108输出的载波的两个相位。它们之间的三条曲线1304、1306、1308代表最左侧和最右侧相位的不同加权和。中央的曲线1306代表最左侧和最右侧相位的权重相同情况下的加权和，左数第二条曲线1304代表包括3/4倍最左侧曲线外加1/4倍最右侧曲线的加权和。图13中所示的曲线证明相位插入器1106可如何被用于获得载波信号的中间相位。另外在图13中，显然不同于真实的数字方波，载波信号包括大量的倾斜部分。

图14是根据本发明第三备选实施例的相移键控调制器1400的功能方框图。第三备选调制器1400与上面关于本发明的其它实施例说明的元件共用由相同的附图标记表示的许多元件。代替利用多相振荡器108作为选择器110从中进行选择的载波相位源，第三备选调制器1400使用正交输出电压控制振荡器(VCO)1402向第一、第二、第三和第四调节延迟线1406、1408、1410和1412提供载波信号的四个相位。这四个调节延迟线1406、1408、1410、1412均包括若干抽头(信号源输出)，从所述若干抽头抽取由若干延迟表征的载波信号的各种形式。更具体地说，VCO 1402的第一输出端1402A与第一调节延迟线1406的输入端耦接，VCO 1402的第二输出端1402B与第二调节延迟线1408的输入端耦接，VCO 1402的第三输出端1402C与第三调节延迟线1410的输入端耦接，VCO 1402的第四输出端1402D与第四调节延迟线1412的输入端耦接。然而在上面说明的调制器100、500、1000中，多相振荡器108用作多相信号源，在图14中所示的实施例中，VCO 1402与四个调节延迟线1406、1408、1410和1412共同用作多相信号源。VCO1402的四个输出端1402A、1402B、1402C、1402D最好输出相位均匀间隔约2Pi的载波信号的四个相位。

调节延迟线1406、1408、1410和1412均在四个位置被分接，并包括每个抽头之间的两个可变传播延迟反相器。四个调节延迟线1406、1408、1410、1412的抽头与选择器110的信号输入端耦接。四个调节延迟线1406、1408、1410、1412中的每个可变传播延迟反相器包括由延迟锁定环1414输出的控制信号控制的传播延迟控制输入。

VCO 1402的第一输出端1402A还与分频器(frequency divider)1404的输入端耦接。分频器1404的第一输出端直接与延迟锁定环1414的鉴相器1418的第一输入端耦接。延迟锁定环1414还包括主延迟线1416，低通滤波器积分器1420。分频器1404的第二输出端与主延迟线1416的输入端耦接。主延迟线1416包括一系列的可变传播延迟反相器。主延迟线1416的输出端与鉴相器1418的第二输入端耦接。鉴相器1418的输出端与低通滤波器1420的输入端耦接。积分器1420的输出与构成主延迟线1416的一系列可变传播延迟反相器的传播延迟控制输入端耦接，并且还用作用于控制四个延迟线1406、1408、1410、1412中的反相器传播延迟的控制信号。从而，用于向选择器110提供载波信号的若干相位的这四个延迟线1406、1408、1410、1412由主延迟锁定环1414控制，以便在抽头之间保持预定的相位关系。

输入第三备选调制器1400中的选择器110的相位的数目最好不能被与分频器1404相关的除数除尽。例如，如果如图所示从四个延迟线1406、1408、1410、1412耦接载波信号的16个相位，则例如可把分频器1404除以3。在主延迟线1416和四个延迟线1406、1408、1410、1412设计相同的情况下，四个延迟线1406、1408、1410、1412每个两端的总相位延迟等于主延迟线1416两端的相位延迟乘以除数的乘积。在例证的实施例中，鉴相器1418是Pi/4鉴相器，从而主延迟线1416两端的总相差为Pi/4弧度，每个调节延迟线1406、1408、1410、1412两端的总相差为3Pi/4弧度。从而，每个调节延迟线1406、1408、1410、1412每一个的连续抽头之间的相差为3Pi/16弧度。通过忽略2Pi弧度的相差，看起来图8中所示的所有16个抽头得自于调节延迟线1406、1408、1410和1412。要是分频器1404进行了除以2或4的除法，则不能获得全部相位。确定调节延迟线1406、1408、1410、1412中连续抽头两端的，大于除以抽头总数的2Pi弧度的相差的优点在于可用较低速度的反相器处理较高频率的载波信号。

二进制数据源1422与选择器110的一个或多个相位选择输入端110E耦接。第三备选调制器1400可按照一种以上的方式工作。例如，如果从四个延迟线1406、1408、1410、1412输入载波信号的16个不同相位，并且每个相位被用于代表一个不同的信息符号(例如一个四位字)，则二进制数据源1422可被配置成每次向选择器的四个相位选择输入端110E提供四个二进制位，以便指定16个相位中要传送的一个相位。在后一种结构中，四位字的16种可能位模式中的每一种由16个相位之一代表。至少就每个字的二进制位的数目而言，可普及这种信号方案，从而k位字与载波信号的2^k相位之一相关。

也可按照参考图5-10(其中操作第二备选调制器500(图5))说明的方式操纵第三备选调制器1400。在后一情况下，二进制数据源1422最好采取上述二进制数据源102(图1、5、10)的形式，最好在二进制数据源1422和选择器110之间添加相位定序器502(图5、10)。

可利用诸如用于制造数字互补金属氧化物半导体(CMOS)电路之类的制备工艺制造上述调制器。这种工艺被高度优化。利用CMOS制备工艺制造的设备相对廉价。此外，就能耗来说，CMOS电路相当高效。对于电池供电的无线设备来说，低能耗特别有吸引力。

图15是其中可使用图1、5、11、14和17中所示调制器的通信系统1500的功能方框图。系统1500包括第N个通信设备和第N+1个通信设备。通信设备由最好包括自由空间的介质1514耦接。未示出的其它通信设备也可是通信系统1500的一部分。第N个和第N+1个通信设备最好是无线通信设备。第N个和第N+1个通信设备1502、1508包括调制器1504、1510。调制器1504、1510是本发明所述的那种调制器。通信设备1502、1508还包括解调器1506、1508。

结合所述调制器使用的解调器的设计不是本发明注意的中心。这种解调器通常包括其中后跟中频到基带解调器的第一级，在所述第一级中，把接收信号和同相及正交相本地振荡器信号混频。

图16是根据本发明的优选实施例，由图5、11、17中所示的调制器执行的调制方法1600的流程图。在步骤1602中，选择起始单调相位序列的初始相位方向(即顺时针或逆时针)。可交替选择顺时针方向或者逆时针方向。在步骤1604中，开始以每1/2信号状态周期约1/4圆(Pi/4)的速度的连续相位的耦接。每1/2信号状态周期，输出一连串的至少两个离散相位。最好一个接一个不中断地使相位和输出耦合。在步骤1606中，输入同相信道二进制数据信号，在步骤1608中，输入正交信道二进制数据信号。方框1610是处理任一信道中连续电位信号状态转变的循环的开端。由于同相和正交相信道之间的偏置，每隔1/2信号状态周期产生电位信号状态转变。方框1612是判定框，其结果取决于在电位信号状态转变时，是否发生信号值变化。如果是，则如方框1614中所示，保持表征相量图上载波信号的连续相位的选择的在先相位方向(顺时针或逆时针)。另一方面，如果没有发生信号值变化，则如方框1616中所示，反转表征连续相位的选择的相位方向。在方框1614或1616之后，到达另一判定框1618，其中确定是否存在要处理的其它数据。如果存在要处理的其它数据，则方法循环回到方框1610，考虑随后的电位信号状态转变。另一方面，如果不存在要处理的其它数据，则方法1600结束。

图17是根据本发明第四备选实施例的相移键控调制器1700的功能方框图。调制器1700与图1、5和17中所示的调制器共用由相同的附图标记识别的若干部分。上面说明了这些公共部分。第四备选调制器1700可被理解成通过除去相位定序器502改变的优选调制器1100的变型。从而相位插入器整体负责响应每组并发的I和Q信道信号状态(即对于每个1/2信号状态周期)，输出单调相位序列。

图17中所示的实施例不使用相位定序器502(图5、11)。在第四备选调制器中，多相振荡器108由一个两相振荡器1702代替，所述两相振荡器1702包括间隔约Pi/2弧度，例如位于Pi/4和3Pi/4的两个输出抽头1702A。两相振荡器1702的这两个输出抽头1702A与第一和第二选择器110、1104的信号输入端110A、1104A耦接。

二进制序列源的同相信道输出端104A通过第二1/2信号状态周期延迟1704与第一选择器110的单相选择输入端110E耦接，并与第二选择器的单相选择输入端1104B耦接。注意在图17中所示的实施例中，相位选择输入110E、1104B只需是一位宽度，因为第一和第二选择器110、1104将只选择二相中的一相。二进制序列源104的正交相信道输出端104B通过二进制数据源102的1/2信号状态周期延迟106与第一选择性反相器1110的控制信号输入端1110C耦接。正交相信道输出端104还通过二进制数据源102的1/2信号状态周期延迟106，以及通过第二1/2信号状态周期延迟1704与第二选择性反相器1114的控制信号输入端1114C耦接。正交信道中的数据确定2相振荡器输出的相位是否被移动Pi弧度(例如移到5/4Pi和7/4Pi)。图17中所示的实施例中未使用XOR门1108、1112。从而，举例来说，假定某一绝对相位的情况下，来自正交相信道输出端104B的数据被用于控制是在相量图的上半部还是下半部中选择相位，来自同相信道输出端104A的数据被用于控制是在相量图的左半部还是右半部中选择相位。

根据本发明的另一备选实施例，通过除去第一和第二选择性反相器1110、1114，提供4相振荡器代替2相振荡器1702，并在保留1/2信号状态周期延迟106的情况下使用输出104A、104B控制第一和第二相位选择器110、1104的相位选择，修改图17中所示的实施例。

作为选择，把幅度调制加入图1、5、11、17中所示的调制器中，以便产生相位幅度调制器。

虽然出于教学目的，参考包括若干独立方框的方框图说明了本发明，不过显然本发明最好被实现成一个或多个集成电路，其中方框图的多个方框可被组合成一个或多个电路。在这种集成电路实现中，在具体体现附图中所示各个功能方框的电路之间不存在任何区别或分界。

对于本领域的技术人员来说，显然可用硬件或软件或者它们的组合实现本发明。体现本发明或其多个部分的程序可保存在各种计算机可读介质上，包括光盘、硬盘驱动器、磁带、可编程只读存储器芯片。网络电路也可临时用作从其读取本发明教导的程序的计算机可读介质。

虽然已举例说明了本发明的优选及其它实施例，但是本发明显然并不局限于此。在不脱离由下述权利要求限定的本发明的精神和范围的情况下，本领域的普通技术人员易于想到各种修改、改变、变化、替换和等同物。

Claims (29)

1、一种产生调相信号的方法，所述方法包括下述步骤：

产生载波信号的若干离散相位；

输入一个或多个二进制数据信号；和

响应一个或多个二进制数据信号的每个并发状态组，使包括载波信号的若干离散相位中的两个或多个离散相位的一系列离散相位与输出耦接。

2.按照权利要求1所述的方法，其中：

耦接一系列离散相位的步骤包括下述子步骤：

响应一个或多个二进制数据信号的每个并发状态组，使载波信号的一串至少四个离散相位与所述输出耦接。

3、按照权利要求1所述的方法，其中输入一个或多个二进制数据信号的步骤包括下述子步骤：

输入由信号状态周期表征的第一二进制数据信号；

输入由信号状态周期表征，并且在时间上与第一二进制数据信号偏移大约1/2信号状态周期的第二二进制数据信号；并且

耦接一系列相位的步骤包括下述子步骤：

对于每个1/2信号状态周期，以每个1/2信号状态周期大约四分之一圆周的速率，输出一系列单调离散相位；

在1/2信号状态周期的间隔，在第一和第二二进制数据信号每次可能发生信号状态转变时：

在发生信号状态转变的情况下，保持表征连续相位的选择的相位方向；

在不发生信号状态转变的情况下，反转表征连续相位的选择的相位方向。

4、按照权利要求3所述的方法，其中以每个信号状态周期至少约八个相位的速率输出相位。

5、一种调制器，包括：

多相信号源，包括输出载波信号的若干相位的若干信号源输出端；

    一个选择器，包括：

    与若干信号源输出端耦接，以便接收载波信号的若干相位的若干选择器输入端；

    有选择地输出载波信号的某一选择相位的输出端；和

    接收用于指定所选择相位的二进制数据的一个或多个选择输入端；

与一个或多个选择输入端耦接，以便供给二进制数据的二进制数据源。

6、按照权利要求5所述的调制器，其中：

多相信号源包括至少八个信号源输出端；和

选择器包括与多相信号源的至少八个信号源输出端耦接的至少八个选择器输入端。

7、按照权利要求5所述的调制器，其中二进制数据源包括：

一个I和Q信道二进制序列源，它包括：

与一个或多个选择输入端中的第一选择输入端耦接的第一信道输出端；和

与一个或多个选择输入端中的第二选择输入端耦接的第二信道输出端。

8、按照权利要求7所述的调制器，其中：

以预定速率供给的二进制数据由信号状态周期表征；并且

二进制数据源还包括介于第一信道输出端和第一选择输入端之间的1/2信号状态周期延迟。

9、一种调制器，包括：

多相信号源，包括：

    输出载波信号的若干相位的若干信号源输出端；

二进制数据源，包括：

    供给二进制数据的一个或多个二进制数据输出端；

相位定序器，包括：

    与二进制数据源的一个或多个二进制数据输出端耦接，以接收二进制数据的一个或多个二进制数据输入端；和

    输出一个或多个相位选择信号的一个或多个相位选择输出端；

    其中相位定序器用于响应在一个或多个二进制数据输入端输入的每个位模式，输出一系列的相位选择信号，每个所述相位选择信号持续输出一个相位周期；

第一选择器，包括：

    与相位定序器的一个或多个相位选择输出端的至少一部分耦接的一个或多个相位选择输入端；

    与多相信号源的若干信号源输出端耦接的若干信号输入端；

    响应相位选择信号序列，有选择地输出载波信号的第一选择相位序列的第一选择器输出端。

10、按照权利要求9所述的调制器，还包括：

第二相位选择器，包括：

    一个或多个相位选择输入端；

    与多相信号源的若干信号源输出端耦接的若干信号输入端；

    有选择地输出载波的第二选择相位序列的第二选择器输出端；

加法器，包括：

    与第一选择器输出端耦接，接收载波的第一选择相位序列中的每个选择相位的第一输入端；

    与第二选择器输出端耦接，接收载波的第二选择相位序列中的每个选择相位的第二输入端；和

    输出同时从第一相位序列和第二相位序列接收的一对或多对相位的一个或多个加权和的输出端。

11、按照权利要求9所述的调制器，还包括：

与第一选择器输出端耦接，用于有选择地对载波的第一选择相位序列的一个或多个选择相位反相的选择性反相器。

12、按照权利要求9所述的调制器，其中：

二进制数据源的一个或多个二进制数据输出端包括：

    同相信道输出端；和

    正交相信道输入端；并且

多相信号源包括用于输出载波信号的至少八个相位的至少八个信号输出端。

13、按照权利要求9所述的调制器，其中：

二进制数据源输出由信号状态周期表征的正交二进制数据；并且

二进制数据源输出由信号状态周期表征，并且相对于正交二进制数据信号偏移1/2信号状态周期的同相二进制数据。

14、按照权利要求13所述的调制器，其中：

一个或多个二进制数据输入端包括：

    同相二进制数据输入端；

    正交相二进制数据输入端；并且

相位定序器还包括：

    XOR门，包括：

        与同相二进制数据输入端耦接的第一输入端；

        与正交相二进制数据输入端耦接的第二输入端；和

        XOR门输出端；

    反相器，包括：

        与XOR门输出端耦接的输入端；和

        反相输出端；

    多路复用器，包括：

        与XOR门输出端耦接的第一输入端；

        与反相器输出端耦接的第二输入端；

        多路复用器选择输入端；和

        多路复用器输出端；

    由大约等于1/2信号状态周期的周期表征的第一时钟，第一时钟包括：

        与多路复用器选择输入端耦接的输出端；

相位周期时钟，包括：

        相位周期时钟输出端；

    计数器，包括：

        与多路复用器输出端耦接的方向控制输入端；

        与相位周期时钟输出端耦接的时钟输入端；和

        用作相位定序器的一个或多个相位选择输出端的若干输出端。

15、按照权利要求9所述的调制器，其中多相信号源包括：

呈环状耦接在一起的若干级，其中所述若干级中的每级包括与若干级中的另一级的输出端耦接的输入端，和与若干级中的另一级的输入端耦接的输出端。

16、按照权利要求15所述的调制器，其中：

所述若干级包括一个或多个可变传播延迟级，每个可变传播延迟级包括一个传播延迟控制输入端；并且

多相信号源还包括：

    与所述环耦接，用于接收载波信号并输出载波信号的分频形式的分频器；

    输出基准频率的基准频率振荡器；

    与分频器和基准频率振荡器耦接的鉴相器，用于接收载波信号的分频形式和基准频率，并对其作出响应，输出表示出载波信号的分频形式和基准频率之间相差的相差信号；和

    低通滤波器，包括：

        与鉴相器耦接，用于接收相差信号的输入端；和

        与一个或多个可变传播延迟级的传播延迟控制输入端耦接的输出端。

17、按照权利要求16所述的调制器，其中一个或多个可变传播延迟级包括：

变容二极管加载差分放大器。

18、按照权利要求9所述的调制器，还包括：

第二相位选择器，包括：

    一个或多个相位选择输入端；

    与多相信号源的若干信号源输出端耦接的若干信号输入端；

    有选择地输出载波的第二选择相位的第二选择器输出端；

与第一选择器输出端耦接，用于接收第一选择相位，并与第二选择器输出端耦接，用于接收载波的第二选择相位的相位插入器，其中相位插入器用于组合载波的第一选择相位和载波的第二选择相位，并输出载波的一个或多个额外相位。

19、按照权利要求18所述的调制器，还包括：

相位周期延迟装置，包括：

    与相位定序器的一个或多个相位选择输出端的至少一部分耦接的若干延迟装置输入端；和

    与第二相位选择器的一个或多个相位选择输入端耦接的若干延迟装置输出端，从而第二相位选择器接收延迟所述相位周期的一系列相位选择信号。

20、按照权利要求18所述的调制器，其中相位插入器包括：

在每个相位周期中，利用一系列权重组，执行第一选择相位和第二选择相位的一系列加权和，以便产生逐渐接近载波的第一选择相位的一系列相位的加法器。

21、按照权利要求20所述的调制器，其中在连续相位周期中，相位插入器输出的一系列相位递增地接近载波的第一选择相位。

22、按照权利要求18所述的调制器，其中相位插入器包括：

第一电阻器，包括：

    与偏压耦接的第一端子；和

    第二端子；

第二电阻器，包括：

    与偏压耦接的第一端子；和

    第二端子；

第一晶体管，包括：

    与第一电阻器的第二端子耦接的第一端子；

    第二端子；和

    栅极端子；

第二晶体管，包括：

    与第二电阻器的第二端子耦接的第一端子；

    第二端子；和

    栅极端子；

第三晶体管，包括：

    与第一电阻器的第二端子耦接的第一端子；

    第二端子；和

    栅极端子；

第四晶体管，包括：

    与第二电阻器的第二端子耦接的第一端子；

    第二端子；和

与第一晶体管的第二端子耦接，并与第二晶体管的第二端子耦接的第一电流可选电流源；和

与第三晶体管的第二端子耦接，并与第四晶体管的第二端子耦接的第二电流可选电流源。

23、按照权利要求22所述的调制器，其中相位插入器还包括：

与第一可选电流源和第二可选电流源耦接，控制第一电流可选电流源的电流和第二电流可选电流源的电流的控制器。

24、一种调制器，包括：

多相信号源，包括：

    输出载波信号的若干相位的若干信号源输出端；

第一相位选择器，包括：

    与多相信号源的若干信号源输出端耦接的若干信号输入端；

    有选择地输出载波信号的第一选择相位序列的第一选择器输出端；

第二相位选择器，包括：

    与多相信号源的若干信号源输出端耦接的若干信号输入端；

    有选择地输出载波信号的第二选择相位序列的第二选择器输出端；

加法器，包括：

    与第一选择器输出端耦接的第一输入端；

    与第二选择器输出端耦接的第二输入端；

响应从第一选择器接收的信号和同时从第二选择器接收的信号，输出从第一选择器接收的信号和从第二选择器接收的信号的至少一个加权和的输出端。

25、按照权利要求24所述的调制器，还包括：

一个二进制数据源，包括：

    供给二进制数据的一个或多个二进制数据输出端；

一个延迟，包括：

    与二进制数据源的一个或多个二进制数据输出端的至少一部分耦接的一个或多个输入端；和

    输出延迟二进制数据的一个或多个输出端；并且

其中：

第一相位选择器还包括：

    与二进制数据源的一个或多个二进制数据输出端的至少一部分耦接的一个或多个相位选择输入端；和

第二选择器还包括：

    与延迟的一个或多个输出端的至少一部分耦接的一个或多个相位选择输入端。

26、一种调制器，包括：

多相信号源，包括：

    输出载波信号的若干相位的若干信号源输出端；

第一选择器，包括：

    与多相信号源的若干信号源输出端耦接的若干信号输入端；

    有选择地输出载波信号的第一选择相位序列的第一选择器输出端；

    若干相位选择输入端；

计数器，包括：

    与第一选择器的若干相位选择输入端耦接的若干计数器输出端。

27、按照权利要求26所述的调制器，其中：

计数器还包括：

    方向控制输入端；

调制器还包括：

    二进制数据源，包括：

        供给二进制数据的一个或多个二进制数据输出端；

    与二进制数据源耦接，并与计数器的方向控制输入端耦接，以便响应从二进制数据源接收的数据，控制计数器的计数方向的电路。

28、一种调制器，包括：

产生载波的若干相位的装置；

接收一个或多个信道中的二进制数据的装置；

输出端；

响应通过接收二进制数据的装置接收的二进制数据的每个并发模式，使载波的若干相位中至少两个相位的系列耦接到输出端的装置。

29、一种通信系统，包括：

通信设备，所述通信设备包括：

    调制器，所述调制器包括：

        多相信号源，包括：

            输出载波信号的若干相位的若干信号源输出端；

        二进制数据源，包括：

            供给二进制数据的一个或多个二进制数据输出端；

        相位定序器，包括：

            与二进制数据源的一个或多个二进制数据输出端耦接，接收二进制数据的一个或多个二进制数据输入端；

            输出一个或多个相位选择信号的一个或多个相位选择输出端；

            其中相位定序器用于响应在一个或多个二进制数据输入端输入的每个位模式，输出一系列的相位选择信号，每个所述相位选择信号持续输出一个相位周期；

        第一选择器，包括：

            与相位定序器的一个或多个相位选择输出端耦接的一个或多个相位选择输入端；

            与多相信号源的若干信号源输出端耦接的若干信号输入端；

            响应相位选择信号序列，有选择地输出载波信号的第一选择相位序列的第一选择器输出端。

Images