CN1567771A - 一种前导搜索器及其实现方法 - Google Patents

Abstract

本发明公开了一种应用于宽带码分多址系统中随机接入信道和公共分组信道的前导搜索器在大规模现场可编程门阵列(FPGA)上实现的方法和装置。该方法和装置利用基于查找表的移位寄存器组结构构造间隔为16的带抽头的匹配滤波器，占用FPGA物理面积为原来的1/16，特别是节省了寄存器资源；采用串行化匹配处理方式，复用快速哈达马变换、自适应门限判决器等模块。本发明既能满足前导捕获的四个指标，又能大幅度节约FPGA物理资源。

Description

一种前导搜索器及其实现方法

技术领域

本发明涉及一种可在大规模现场可编程门阵列(FPGA)上实现的面积优化且捕获性能提高的前导搜索器。

本发明还涉及一种上述前导搜索器的实现方法。

背景技术

前导搜索器完成在一定时间范围内对用户终端设备(UE，User Equipment)发射的签名信息进行相关或者匹配滤波，从中提取出签名值、相位、能量等信息的功能。在宽带码分多址(WCDMA)系统中随机接入信道(RACH，Random AccessChannel)和公共分组信道(CPCH，Common Packet Channel)都需要相应的前导搜索器。在RACH中，前导捕获搜索器完成对UE的发射的接入前导(Preamble)的相关，得到的签名信息指导基站(NODE B)接收UE发射的接入消息，协助NODEB完成UE的接入、位置更新等功能。是上行接入的第一步，在系统中非常重要。其性能直接影响系统的接入率和稳定性。在CPCH信道中，需要两个独立的前导捕获搜索器同时工作，完成UE的接入前导(A-P，Access Preamble)和碰撞检测前导(CD-P，Collision Detection Preamble)的接入。CPCH通过A-P和CD-P的接入过程完成一种较复杂的MAC接入协议-带有碰撞检测的数据侦听多址接入(DSMA-CD，Digital Sense Multi-Access with Collision Detection)模式。它是CPCH信道传输的第一步，也是关键的步骤之一。

RACH信道的接入前导，和CPCH信道的接入前导、碰撞检测前导的生成过程相似：UE根据可选签名集配置，随机的选用一个签名值，经过加扩、加扰和旋转生成前导。用公式概括如下：

$C_{p,n,s}\left(k\right)=S_{r-p,n}\left(k\right)\×C_{\mathrm{sig},s}\left(k\right)\×e^{j(\frac{\mathrm{\π}}{4}+\frac{\mathrm{\π}}{2}k)},$ k＝0，1，2，3，...，4095

其中k＝0对应于最先发送的码片。

上式中前导扰码S_r-p，n由长扰码生成。PRACH信道前导和PCPCH信道的接入前导与碰撞检测前导的扰码的阶数范围不同，第n阶前导扰码定义如下式所示：

             S_r-p，n(i)＝c_long，1，n(i)，i＝0，1...，4095

式中的长扰码c_long，1，n(i)是由两个二进制m序列的38400个码片的模2加产生的。(详细生成方法参见3GPP标准“3G TS 25.213 V3.3.0(2000-6)Spreading andmodulation(FDD)”4.3.2.2小节)

其中前导签名C_sig，s对应于一个重复256次的长度为16的签名P_s(n)，n＝0...15，定义如下式：

       C_sig，s(i)＝P_s(i modulo 16)，i＝0，1，...，4095

式中签名P_s(n)为长度为16的16阶哈达马码集合。(参见3GPP标准“3G TS25.213 V3.3.0(2000-6)Spreading and modulation(FDD)”4.3.3.2小节之表3)

NODE B通过前导搜索器捕获UE发送的前导，从中提取出前导的签名值、签名的相位、签名的能量等信息。签名值对应UE所选的签名，签名相位对应UE的位置和签名到达NODE B的定时信息，签名的能量对应UE发射签名的能量和信道衰落的信息。

前导捕获，在实时性、捕获指标等要求下一般采用纯硬件实现。前导捕获的指标一般包含下面四个方面：

1、捕获时间。要求捕获过程实时性较高，一般在一个接入时隙内完成。即对签名的捕获要在1.33ms内完成。

2、捕获性能。要求在一定信噪比和衰落条件下前导捕获应该达到一定的捕获率。

3、搜索范围。要求签名的相位的搜索范围应该能覆盖小区边界处UE的接入。

4、搜索精度。根据系统要求，前导捕获一般采用1/2或者1/4码片精度。

已开发的前导搜索器一般采用并行相关器或者数字匹配滤波器结构实现。这种结构一般由扰码发生器、移位寄存器组、积分器、判决器等组成。其中积分器一般由许多1比特宽度乘法器组和加法器树构成。1比特乘法器可以由对符号的判决逻辑实现。这种算法的搜索精度取决于输入信号的采样间隔；捕获范围取决于匹配滤波器的长度。捕获性能取决于积分长度和门限判决策略。当满足一定捕获性能指标的前提下，这种结构消耗资源巨大，不利于硬件实现。特别是在FPGA实现时，这种结构占用大量的寄存器资源，甚至是几十万门的FPGA也难于实现的。

对后来出现采用快速哈达马变换(FHT，Fast Hadamard Transform)完成对签名的相关的算法。16个签名是周期为16的哈达马序列，对哈达马序列作相关，较自然、高效的方法是用快速哈达马变换来实现。采用快速哈达马变换，能同时得到与所有16个哈达马序列的签名值和能量。该算法在一定程度上节省了物理资源。但是该算法需要对解扰、去旋转的签名信号每隔16个数相加，相当于解扩或者带抽头的匹配滤波，得到16个和作为FHT的输入。如果匹配长度为2048级，每隔16级移位寄存器布置一个抽头，即128抽头的匹配滤波器。采用传统的移位寄存器组方法，输入数据宽度为1比特的匹配滤波器至少需要2048(匹配长度)级触发器来实现。输入数据宽度为S比特时，消耗2048S级触发器。仍然会消耗大量寄存器资源，不利于FPGA实现。

SRL16(Shift Register Look-Up-Table 16)，即基于查找表LUT的16阶移位寄存器，是Xilinx公司的一项技术。其本质是用一个查找表LUT和一个寄存器结构，实现最大级数为16的固定级数或可变级数的移位寄存器组。这项技术为已经为Xilinx的Virtex/Virtex-E/Virtex-II等系列FPGA广泛支持。

4×4的LUT的本质是16逻辑真值表。真值表覆盖了4×4的所有逻辑。对其适当地运算，加上Xilinx的特殊时钟结构，可以实现对1bit的数的16种不同存取，相当于有16个可选地址的1比特Ram。然后将寻址的输出用触发器打出来，就可以实现1到16任意长度的移位寄存器组。而且每个节拍移位的级数是可控制的。

如2048级128抽头匹配滤波器如果采用SRL16结构，只需256个逻辑单元(LC)就可以实现了。具体做法是采用SRL16的可变级数移位寄存器组的使用方法。对一定长度的一组级连SRL16链进行初始化，控制该SRL16链的移位级数，使它们同时移位，移位的级数由0到15递增。将每一次移位后每个SRL16的输出相累加，得到一个匹配和，锁存得到的16个和，同时送到FHT运算，就得到一个相位的匹配结果——签名、相位、能量。

发明内容

本发明的目的是为了克服了现有前导搜索器消耗大量寄存器资源，不利于FPGA实现的缺点，提出一种既能满足上述的前导捕获的四个指标，又能大幅度节约FPGA物理资源的前导搜索器。

本发明的另一目的是提供一种上述前导搜索器的实现方法。

为实现上述目的，本发明提出的前导搜索器主要组成为：

缓存RAM、扰码发生器、π/4旋转器、SRL16(Shift Register Look-Up-Table16)匹配滤波器、I/Q路选择器、16点快速哈达马变换(FHT，Fast HadamardTransform)模块、I/Q结果缓存器、自适应门限判决器以及系统控制器，其中：

缓存RAM存储来自接收机的基带I、Q信号，其中，存储深度为匹配数据长度加匹配范围，当捕获精度为1/N码片时，采样为原来的N倍，并由系统控制器控制其采样存储过程。

扰码发生器产生本地扰码序列，扰码序号由高层指配给系统控制器，系统控制器向扰码发生器下配扰码序号，并控制扰码发生器启动时刻。

π/4旋转器旋转扰码发生器产生的长扰码的实部，产生已旋转的I、Q路扰码SI、SQ，该扰码送到SRL16匹配滤波器中，完成对前导信号的解扰并去旋转，其旋转规则由系统控制器控制。

SRL16匹配滤波器由数据SRL16E级联链、扰码SRL16E级联链、1比特乘法器、加法树以及匹配滤波控制器构成。数据SRL16E级联链、扰码SRL16E级联链都是由SRL16E单元或者其他SRL16单元构成，SRL16E是带有使能控制端的SRL16单元，在原理、功能与结构上继承了SRL16单元的一般特点，数据SRL16E级联链通过级连SRL16E(匹配长度/16)级，使用相同的数据使能端完成对数据的抽头、移位的功能，扰码SRL16E级联链通过级连SRL16E(匹配长度/16)级，使用相同的扰码使能端完成对扰码的抽头、移位的功能。匹配滤波控制器控制SRL16匹配滤波器的工作，工作过程如下：匹配滤波器控制器打开扰码、数据移位使能端，初始化扰码、数据SRL16E链，完成匹配滤波器的初始化，每次更换不同位置对应的采样点的时候，都要重新初始化匹配滤波器一次，初始化完成后，匹配滤波器控制器关闭(低电平)数据、扰码SRL16E单元使能端，使SRL16E根据地址选择输出数据，每个节拍地址ADDR增加1，每个节拍数据SRL16E单元的输出和扰码SRL16E单元的输出送到乘法器，完成解扰、去旋转，再将L/16(L是匹配长度，L/16是抽头数)个积送到加法树，求累加和，完成解扩，然后锁存累加和，ADDR从0变化到15，得到16个累加和，送到FHT单元做FHT运算，求出本相位的签名值、签名能量，同时匹配滤波器控制器打开数据移位使能端一个时钟周期，使数据移位一个相位，保持扰码位置不变，进入下个相位的匹配。

SRL16匹配滤波器和缓存RAM通过基带I、Q信号相连。

SRL16匹配滤波器和π/4旋转器通过I、Q路扰码SI、SQ相连，SRL16匹配滤波器完成对前导信号的解扰、去旋转、解扩，并产生16点FHT的16个输入和。

I/Q路选择器接收SRL16匹配滤波器输出信号，完成对SRL16匹配滤波器的缓存和选择输出，使I、Q两路共用一个16点快速哈达马变换单元。

16点快速哈达马变换FHT模块和I/Q路选择器通过16点快速哈达马变换模块完成对I/Q路选择器输入的16点FHT相连。16点FHT由四步相同的算法完成，出于节省资源的目的，完整的FHT由单步FHT复用4次完成，由输入选择器、单步FHT模块、输出选择器、计数器构成。工作过程为，计数器从0到3计数，控制FHT的四部复用，当计数值小于3时，输出数据选择器将FHT中间结果反馈输出，输入数据选择器选择将FHT中间结果反馈为输入，复用单步FHT运算模块，当计数值等于3时，输入数据选择器选择外部FHT输入数据为输入，输出数据选择器的输出即为完整的FHT4步运算结果。

I/Q结果缓存器完成将16点快速哈达马变换模块输入的I、Q路FHT的结果锁存、时序等齐的功能，保证判决时的能量和(I²+Q²)是同一相位，同一签名位置的I、Q能量的和。

自适应门限判决器和I/Q结果缓存器通过I/Q信号相连，自适应门限判决器完成对签名能量的判决，记录签名能量大于门限的签名值、签名相位、签名能量等信息，并且根据噪声和有用能量的信躁比自适应地调整门限。自适应门限判决器可通过系统控制器将自适应门限判决器的工作状态设置为固定门限状态。

自适应门限判决器由I/Q路FHT能量缓存、选择模块、平方器、判决器、签名值、相位计数器、门限调整模块、自适应门判决控制器等构成。其硬件工作过程为：自适应门判决控制器根据系统控制器下配固定门限/自适应门限状态指示配置门限调整模块为自适应门限工作状态还是固定门限工作状态。当工作在固定门限工作状态时判决器的门限保持系统控制器下配的门限值，直到系统控制器再次下配门限为止。而自适应门限工作状态工作过程如下：控制器首先根据签名值计数的计数值，在I/Q路FHT能量缓存、选择模块中选择相应的I、Q路FHT的结果各输入一个数，然后送到平方器求(I²+Q²)，判决器比较门限与平方和，如果平方和大于门限，则发判决指示给签名值、相位计数器，认为收到签名。该能量为签名能量，将签名能量送到门限调整模块签名能量累加器累加；如果平方和小于门限，则认为没有收到签名。该能量为噪声能量，将噪声能量送到门限调整模块噪声能量累加器累加。签名值、相位计数器收到判决指示后，将根据签名相位、签名值计数器的当前计数值得到签名的相位和签名号，将签名、相位、能量等输出。门限调整模块根据噪声能量累加和与签名能量累加和动态的调整判决门限。

系统控制器分别和缓存RAM、SRL16匹配滤波器、扰码发生器、π/4旋转器、I/Q路选择器、16点快速哈达马变换模块、I/Q结果缓存器、自适应门限判决器相连，完成整个系统的控制功能，主要功能为参数配置和时序控制。

系统控制器接收高层下发的参数，配置到相应的模块：系统控制器向扰码发生器下配扰码序号；向自适应门限判决器下配固定门限/自适应门限状态指示、门限初值；向所有模块下发复位指示，模块启动/终止指示等。

系统控制器根据高层提供的小区时延，奇偶帧指示，帧信号，时钟信号等协调各个模块间的时序，系统控制器提供的主要的时序信号有：缓存RAM的采样信号和采样地址；扰码发生器的扰码启动信号；π/4旋转器的旋转计数；SRL16匹配滤波器的初始化，启动，SRL16E的移位地址、移位使能信号；I/Q路选择器的锁存Q路信号；16点快速哈达马变换FHT的FHT启动指示，I、Q路切换指示，FHT完成指示信号；I/Q结果缓存器的I路结果锁存信号；自适应门限判决器的I/Q路FHT能量缓存、选择，签名值、相位计数器控制等信号。

本发明用于上述前导搜索器的实现方法为先设定前导搜索器的参数指标，其中设定的参数指标有：

1、设定捕获时间。为一个接入时隙，即1.33ms，即5120码片。也就是说在当前接入时隙结束时，必须完成捕获。

2、设定匹配滤波器的级数。根据性能要求，匹配滤波器的级数为L级，即匹配长度是L个码片。

3、设定匹配精度为1/N码片，即输入数据为N倍过采样。

4、设定匹配范围为K码片，即搜索相位范围为0到NK。

5、设定工作时钟为T倍码片速率。

6、设定输入数据为S比特宽度。

上述的参数指标中：

a、单天线条件下，I、Q两路的缓存RAM的存储深度为2NS(L+K)比特。n天线条件下，存储深度为单天线的n倍。

b、串行化设计是本匹配滤波器的本质，也是节约硬件资源的本质原因所在。但是串行化设计是以延长处理时间为代价的。为了满足一定的处理时间，要求提高处理时钟的速率，必须满足：

               (5120-L-K)·T＞16KN+LN

c、实现SRL16匹配滤波器时，单比特数据宽度需要一个SRL16E链完成；S比特数据宽度需要S个SRL16E链完成。

设定了上述参数指标的前导搜索器按下述各步骤进行：

第一步：I、Q各采样(L+K)·NS个数据并缓存到RAM；

第二步：选择对应位置的采样点初始化匹配长度为L的SRL16匹配滤波器；

第三步：用SRL16匹配滤波器匹配一个相位的签名，对该相位的签名信号解扰、去旋转、解扩；

第四步：对该相位进行16点FHT；

第五步：对该相位进行自适应门限判决；

第六步：判断“已达到匹配范围K码片？”，若是则执行第七步，若否则转到第三步；

第七步：判断“已搜索完N次，达到1/N码片精度？”，若是则执行第八步，若否则转到第二步；

第八步：本接入时隙前导捕获完成，当下一个接入时隙开始时，转到第一步，循环执行下去，直到高层发送终止命令为止；

其中，第一步聚所述的存储采样过程由缓存RAM102完成。

其中，第二步聚保证所匹配数据都是同一采样位置对应的采样点。

其中，第三步聚还包括下列步骤：

1、SRL16E移位地址ADDR清零；数据、扰码SRL16E单元使能端关闭(低电平)；

2、数据SRL16E单元的输出*扰码SRL16E单元的输出完成解扰、去旋转；

3、将L/16个积累加，完成解扩。其中L为匹配长度，L/16为抽头数；

4、锁存累加和；

5、数据、扰码SRL16E单元移位地址ADDR＝ADDR+1；

6、判断“ADDR＝16”；若条件成立，则执行7，若条件不成立，则跳转到2；

7、开数据移位使能端一个时钟周期，使数据移位一个相位，保持扰码位置不变，进入下个相位的匹配，跳转到1。同时将锁存的16个累加和送到FHT单元做FHT运算，求本相位的签名值、签名能量。

其中，第四步由16点快速哈达马变换FHT模块完成。

其中，第五步中自适应门限判决过程由自适应门限判决器完成。

其中，第六步保证了匹配范围为K码片。

其中，第七步保证了匹配精度为1/N码片。

其中，第八步保证本前导搜索器再每个接入时隙都正常工作，直到高层发送终止命令为止。

附图说明

图1是本发明装置的结构图。

图2是数据宽度为1bit的SRL16匹配滤波器结构图。

图3是FHT复用结构图。

图4是自适应门限判决器结构图。

图5是本发明方法处理流程图。

图6是用SRL16匹配滤波器匹配一个相位的流程图。

具体实施方式

结合附图对技术方案的实施作进一步的详细描述：

图1是本发明装置的结构图。图1中，101是接收机，向搜索器传输基带前导I、Q数据；102是缓存RAM，存储接收机接收的基带I、Q信号；103是扰码发生器，产生本地扰码序列；104是π/4旋转器，旋转扰码发生器产生的长扰码的实部，产生已旋转的I、Q路扰码SI、SQ；105a是I路SRL16匹配滤波器，105b是Q路SRL16匹配滤波器，完成对I、Q路前导信号的解扰、去旋转、解扩，并产生16点FHT的16个输入和。106是I/Q路选择器，完成对I路、Q路SRL16匹配滤波输出结果的缓存和选择输出。使I、Q两路共用一个16点快速哈达马变换FHT单元。107是16点快速哈达马变换FHT，完成对输入的16点FHT。FHT由四步相同的算法完成。出于节省资源的目的，完整的FHT由单步FHT运算复用4次完成；108是I/Q结果缓存器，完成将I、Q路FHT的结果锁存，时序等齐的功能；109是自适应门限判决器，完成对签名能量的判决，记录签名能量大于门限的签名值、签名相位、签名能量等信息。并且根据信噪比自适应地调整门限；110是系统控制器，完成整个系统的控制功能。使整个系统的核心。其主要功能为两部分：参数配置、时序控制。

各部分工作过程为：系统控制器110接收高层下发的参数，配置到相应的模块。系统控制器110向扰码发生器103下配扰码序号；向自适应门限判决器109下配固定门限/自适应门限状态指示，门限初值等。系统控制器110根据高层提供的小区时延，奇偶帧指示，帧信号，时钟信号等在偶帧的第二个时隙启动工作，每个时隙内完成本时隙的前导捕获，当接收到高层发送的中止指示时所有寄存器复位，模块终止工作。

在每个接入时隙开始时系统控制器110向缓存RAM 104发送采样信号、采样地址，缓存RAM 104存储接收机接收101的基带I、Q信号。当采样(L+K)码片后，系统控制器110向扰码发生器103发送启动信号，同时向I、Q路SRL16匹配滤波器105a、105b发送初始化数据和扰码启动信号。扰码、数据初始化完成后，105a、105b并行工作，匹配滤波。每个相位点的匹配滤波过程结合图2，图6将会有详细介绍。当一个相位匹配完成后，I/Q路选择器106将I路的16个匹配和送到16点快速哈达马变换FHT 107，将Q路的16个匹配和锁存4个时钟周期，等I路完成FHT后，再将Q路的16个匹配和送到FHT 107。从而实现了I、Q路数据的FHT模块复用。16点FHT模块107用4个时钟周期完成FHT运算，结合图3会有详细介绍。I/Q结果缓存器108将I路FHT的结果锁存4个时钟周期，等到Q路FHT的结果到达后一起送到自适应门限判决器109，自适应门限判决器109结合图4会有详细介绍。上述过程仅仅完成了一个相位点的捕获过程。然后系统控制器110向I、Q路SRL16匹配滤波器105a、105b发送数据移位使能信号，使数据移位一个相位，保持扰码位置不变，进入下个相位的匹配。如此循环下去，直到搜索范围达到第K码片时，系统控制器110向I、Q路SRL16匹配滤波器105a、105b发送数据初始化信号，用其他位置的采样点初始化105a、105b。进入下一精度的匹配过程。如此循环下去，直到搜索精度达到1/N码片精度。

图2是数据宽度为1bit的SRL16匹配滤波器结构图。即图1中SRL16匹配滤波器105的详细结构图。其中，201是数据SRL16E单元；202是扰码SRL16E单元；203是1比特乘法器，硬件实现时可用对符号的判断实现；204是加法树；205是匹配滤波器控制器。

首先说明图2所示结构是输入数据宽度为1bit时SRL16匹配滤波器的结构。当输入数据宽度为S比特时需S个相同的SRL16E数据链完成。其工作原理与方式与1比特SRL16匹配滤波器完全一致。

201和202都是由SRL16E单元构成。SRL16E是带有使能控制端的SRL16单元。在原理、功能与结构上继承了SRL16单元的一般特点。SRL16E的时钟输入端CLK是时钟驱动输入，移位地址端ADDR控制输出相对于输入的移位级数。使能端开(高电平)时SRL16E内部数据移位；使能端关(低电平)时，SRL16E内部数据保持，根据地址选择输出数据。201通过级连(L/16)级，使用相同的数据使能端完成对数据的抽头、移位的功能。202通过级连(L/16)级，使用相同的扰码使能端完成对扰码的抽头、移位的功能。本前导搜索器采用同步时序设计方法，并只采用同一个时钟驱动工作。

工作时，当缓存RAM104采样完成后，SRL16匹配滤波器收到系统控制器110发出的启动信号。这是到达的扰码、数据应该是完全同步的，匹配滤波器控制器205打开扰码、数据移位使能端，初始化扰码、数据SRL16E链，完成匹配滤波器的初始化。每次更换不同位置对应的采样点的时候，都要重新初始化匹配滤波器一次。初始化完成后，匹配滤波器控制器205关闭(低电平)数据、扰码SRL16E单元使能端，使SRL16E根据地址选择输出数据。每个节拍地址ADDR增加1，每个节拍数据SRL16E单元的输出和扰码SRL16E单元的输出送到乘法器203，完成解扰、去旋转。再将L/16(L是匹配长度，L/16是抽头数)个积送到加法树204，求累加和，完成解扩。然后锁存累加和。ADDR从0变化到15，得到16累加和，送到FHT单元107做FHT运算，求出本相位的签名值、签名能量。同时匹配滤波器控制器205打开数据移位使能端一个时钟周期，使数据移位一个相位，保持扰码位置不变，进入下个相位的匹配。

图3是FHT复用结构图，即图1中301点快速哈达马变换FHT模块107的详细结构图。其中，301为输入数据选择器；302为单步FHT运算模块；303为输出数据选择器；304为计数器。

哈达马变换由四个相同的步骤组成，单步算法如下：

    Out[2i]＝In[2i]+In[2i+8]；i＝0，1，2，...，7；

    Out[2i+1]＝In[2i+1]-In[2i+1+8]；i＝0，1，2，...，7.

出于节省资源的目的，本模块完整的FHT由单步FHT模块复用4次完成。在时序上，由于SRL16匹配滤波器105的串行程度为16，即16个时钟周期才完成一个相位的匹配。而4次单步FHT模块复用占用4个周期，I、Q两路数据通过I/Q路选择器106复用整体的FHT运算，I、Q两路同一个相位的FHT运算共需要8个时钟周期。所以复用FHT满足时序要求，不影响模块的流水化处理。工作过程为，计数器304从0到3计数，控制FHT的四部复用。当计数值小于3时，输出数据选择器303将FHT中间结果反馈输出，输入数据选择器301选择将FHT中间结果反馈为输入，复用单步FHT运算模块302；当计数值等于3时，输入数据选择器301选择外部FHT输入数据为输入，输出数据选择器303的输出即为完整的FHT运算的4步结果。

图4是自适应门限判决器结构图。即图1中自适应门限判决器109的详细结构图。其中，401是I/Q路FHT能量缓存、选择模块；402是平方器；403是判决器；404是签名值、相位计数器；405是门限调整模块；406是自适应门判决控制器。它的作用是根据NODE B的工作状态和UE的前导的功率情况自适应的调整判决门限，达到最佳判决效果。这里我们定义最佳判决效果为在不让噪声签名进来的前提下，可以搜索到最多较稳定的签名值或签名的多经的状态。

工作时，自适应门判决控制器406根据系统控制器110下配固定门限/自适应门限状态指示配置门限调整模块405为自适应门限工作状态还是固定门限工作状态。当工作在固定门限工作状态时判决器的门限保持系统控制器110下配的门限值，直到系统控制器110再次下配门限为止。而自适应门限工作状态工作过程如下：控制器406首先根据签名值计数的计数值，在I/Q路FHT能量缓存、选择模块401中选择相应的I、Q路FHT的各输入1个数，然后送到平方器402求(I²+Q²)，判决器403比较门限与平方和，如果平方和大于门限，则发判决指示给签名值、相位计数器404，认为收到签名。该能量为签名能量，将签名能量送到门限调整模块405签名能量累加器累加；如果平方和小于门限，则认为没有收到签名。该能量为噪声能量，将噪声能量送到门限调整模块405噪声能量累加器累加。签名值、相位计数器404收到判决指示后，将根据签名相位、签名值计数器的当前计数值得到签名的相位和签名号，将签名、相位、能量等输出。门限调整模块405根据噪声能量累加和与签名能量累加和动态的调整判决门限。

图5是本发明方法处理流程图。该方法的基本原理是串行化、流水线、模块复用。串行化主要指利用SRL16技术，将一次相位的匹配分解为16个求和步骤，大量的节约了物理资源。流水线主要指各个模块间的工作流程是流水线的，数据流总体上来看是流水线化处理的。复用技术主要指对FHT模块107，自适应判决门限的平方器402，和整体上的I、Q通路运算的复用等。

其过程描述如下：

第一步：I、Q各采样(L+K)·NS个数据并缓存到RAM 501。

第二步：选择对应位置的采样点初始化匹配长度为L的SRL16匹配滤波器502。

第三步：用SRL16匹配滤波器匹配一个相位的签名，对该相位的签名信号解扰、去旋转、解扩503，该部分硬件电路和工作过程详见图2的描述。

第四步：对该相位进行16点FHT 504，该部分硬件电路和工作过程详见图3的描述。

第五步：对该相位进行自适应门限判决505，该部分硬件电路和工作过程详见图4的描述。

第六步：判断“已达到匹配范围K码片？”，若是则执行第七步，若否则转到第三步506。

第七步：判断“已搜索完N次，达到1/N码片精度？”，若是则执行第八步，若否则转到第二步507。

第八步：本接入时隙前导捕获完成。当下一个接入时隙开始时，转到第一步，循环执行下去，直到高层发送终止命令为止508。

图6是用SRL16匹配滤波器匹配一个相位的流程图，即图5中第三步503的详细流程图。

工作流程如下：

1、SRL16E移位地址ADDR清零；数据、扰码SRL16E单元使能端关闭(低电平)601；

2、数据SRL16E单元的输出*扰码SRL16E单元的输出完成解扰、去旋转602；

3、将L/16个积累加，完成解扩。(L是匹配长度，L/16是抽头数)603；

4、锁存累加和604；

5、数据、扰码SRL16E单元移位地址ADDR＝ADDR+1 605；

6、判断“ADDR＝16”；若条件成立，则执行7，若条件不成立，则跳转到2 606；

7、开数据移位使能端一个时钟周期，使数据移位一个相位，保持扰码位置不变，进入下个相位的匹配，跳转到1 607；同时将锁存的16个累加和送到FHT单元做FHT运算，求本相位的签名值、签名能量608。

Claims (8)

1、一种前导搜索器，主要包括：

缓存RAM(102)，存储来自接收机(101)的基带I、Q信号，存储深度为匹配数据长度加匹配范围，当捕获精度为1/N码片时，采样为原来的N倍；

扰码发生器(103)，产生本地扰码序列，扰码序号由高层指配给系统控制器(110)，系统控制器(110)向扰码发生器(103)下配扰码序列，并控制扰码发生器(103)启动时刻；

π/4旋转器(104)、旋转扰码发生器(103)产生的长扰码的实部，产生已旋转的I、Q路扰码SI、SQ；

SRL16匹配滤波控制器(105)，由数据SRL16E级联链(201)、扰码SRL16E级联链(202)、1比特乘法器(203)、加法树(204)以及匹配滤波控制器(205)构成；通过基带I、Q信号与缓存RAM(102)相连，同时通过扰码SI、SQ与π/4旋转器(104)相连；完成对前导信号的解扰、去旋转以及解扩，产生16点快速哈马达变换的16个输入和；

I/Q路选择器(106)，接收SRL16匹配滤波控制器(105)的信号，完成对该SRL16匹配滤波控制器(105)的缓存和选择输出，使I、Q两路共用一个16点快速哈达马变换模块(107)；

16点快速哈达马变换模块(107)，完成对输入的16点快速哈达马变换；

I/Q结果缓存器(108)，完成将I、Q路快速哈达马变换结果锁存、时序等齐的功能，保证判决时的能量和(I²+Q²)是同一相位，同一签名位置的I、Q能量的和；

自适应门限判决器(109)，由I/Q路快速哈达马变换能量缓存、选择模块、平方器(402)、判决器(403)、签名值及相位计数器(404)、门限调整模块(405)、自适应门判决控制器(406)构成；通过I/Q信号与I/Q结果缓存器(108)相连；自适应门限判决器(109)完成对签名能量的判决，记录签名能量大于门限的签名值、签名相位、签名能量等信息，并且根据噪声和有用能量的信躁比自适应地调整门限；

系统控制器(110)分别和缓存RAM(102)、SRL16匹配滤波控制器(105)、扰码发生器(103)、π/4旋转器(104)、I/Q路选择器(106)、16点快速哈达马变换模块(107)、I/Q结果缓存器(108)、自适应门限判决器(109)相连，完成整个系统的参数配置和时序控制。

2、根据权利要求1所述的前导搜索器，其特征在于：数据SRL16E级联链(201)、扰码SRL16E级联链(202)均由SRL16E单元或者其他SRL16单元构成；数据SRL16E级联链(201)通过级连SRL16E级，使用相同的数据使能端完成对数据的抽头、移位的功能，扰码SRL16E级联链(202)通过级连SRL16E级，使用相同的扰码使能端完成对扰码的抽头、移位的功能。

3、根据权利要求1所述的前导搜索器，其特征在于：匹配滤波控制器(205)控制SRL16匹配滤波控制器(105)的工作过程为：匹配滤波控制器(205)打开扰码、数据移位使能端，初始化扰码、数据SRL16E链，完成匹配滤波控制器(205)的初始化；每次更换不同位置对应的采样点的时候，都要重新初始化匹配滤波控制器(205)一次；初始化完成后，匹配滤波控制器(205)关闭数据、扰码SRL16E级联链(202)使能端，使SRL16E根据地址选择输出数据；每个节拍地址ADDR增加1，每个节拍数据SRL16E级联链(202)的输出和扰码SRL16E级联链(202)的输出送到1比特乘法器(203)，完成解扰、去旋转，再将L/16个积送到加法树(204)，求累加和，完成解扩，然后锁存累加和，其中L为匹配长度，L/16为抽头数；ADDR从0变化到15，得到16个累加和，送到16点快速哈达马变换模块(107)做快速哈达马变换运算，求出本相位的签名值、签名能量，同时匹配滤波控制器(205)打开数据移位使能端一个时钟周期，使数据移位一个相位，保持扰码位置不变，进入下个相位的匹配。

4、根据权利要求1所述的前导搜索器，其特征在于：所述16点快速哈达马变换由单步快速哈达马变换模块(302)复用4次完成；由输入数据选择器(301)、单步快速哈达马变换模块(302)、输出数据选择器(303)、计数器(304)构成；其工作过程为，计数器(304)从0到3计数，控制单步快速哈达马变换模块(302)的四部复用，当计数值小于3时，输出数据选择器(303)将单步快速哈达马变换中间结果反馈输出，输入数据选择器(301)选择将单步快速哈达马变换中间结果反馈为输入，复用单步快速哈达马变换模块(302)；当计数值等于3时，输入数据选择器(301)选择外部快速哈达马变换入数据为输入，输出数据选择器(303)的输出即为完整的快速哈达马变换4步运算结果。

5、根据权利要求1所述的前导搜索器，其特征在于：所述自适应门限判决器(109)的工作过程为：自适应门判决控制器(406)根据系统控制器(110)下配固定门限/自适应门限状态指示配置门限调整模块(405)为自适应门限工作状态或固定门限工作状态；当工作在固定门限工作状态时判决器(403)的门限保持系统控制器(110)下配的门限值，直到系统控制器(110)再次下配门限为止；其中自适应门限工作状态工作过程如下：自适应门判决控制器(406)首先根据签名值计数的计数值，在I/Q路快速哈达马变换能量缓存、选择模块中选择相应的I、Q路快速哈达马变换的结果各输入一个数，然后送到平方器(402)求(I²+Q²)，判决器(403)比较门限与平方和，如果平方和大于门限，则发判决指示给签名值及相位计数器(404)，认为收到签名；该能量为签名能量，将签名能量送到门限调整模块(405)签名能量累加器累加；如果平方和小于门限，则认为没有收到签名；该能量为噪声能量，将噪声能量送到门限调整模块(405)噪声能量累加器累加；签名值及相位计数器(404)收到判决指示后，将根据签名值及相位计数器(404)的当前计数值得到签名的相位和签名号，将签名、相位、能量等输出；门限调整模块(405)根据噪声能量累加和与签名能量累加和动态的调整判决门限。

6、根据权利要求1所述的前导搜索器，其特征在于：所述的系统控制器(110)接收高层下发的参数，配置到相应的模块：系统控制器(110)向扰码发生器(103)下配扰码序号；向自适应门限判决器(109)下配固定门限/自适应门限状态指示，门限初值；向所有模块下发复位指示，模块启动/终止指示等；

系统控制器(110)根据高层提供的小区时延，奇偶帧指示，帧信号，时钟信号等协调各个模块间的时序，系统控制器(110)提供的主要的时序信号有：缓存RAM(102)的采样信号和采样地址；扰码发生器(103)的扰码启动信号；π/4旋转器(104)的旋转计数；SRL16匹配滤波控制器(105)的初始化，启动，SRL16E的移位地址、移位使能信号；I/Q路选择器(106)的锁存Q路信号；16点快速哈达马变换模块(107)的快速哈达马变换启动指示，I、Q路切换指示，16点快速哈达马变换模块(107)完成指示信号；I/Q结果缓存器(108)的I路结果锁存信号；自适应门限判决器(109)的I/Q路快速哈达马变换能量缓存、选择，签名值及相位计数器(404)控制等信号。

7、一种如权利要求1-6任一项所述前导搜索器的实现方法，其特征在于：

在前导搜索器设计阶段根据捕获时间、捕获性能、搜索范围、搜索精度四个捕获指标要求，设计参数指标，方法如下：

a、设捕获时间为一个接入时隙，即1.33ms，即5120码片；即在当前接入时隙结束时，必须完成捕获；

b、设匹配滤波控制器(205)的级数为L级，即匹配长度是L个码片；

c、设匹配精度为1/N码片，即输入数据为N倍过采样；

d、设匹配范围为K码片，即搜索相位范围为0到NK；

e、设工作时钟为T倍码片速率；

f、设输入数据为S比特宽度；

其中设计要求

a、单天线条件下，I、Q两路的缓存RAM(102)的存储深度为2NS(L+K)比特；n天线条件下，存储深度为单天线的n倍；

b、时序保障条件满足

              (5120-L-K)·T＞16KN+LN

实现方法包括如下步骤：

第一步(501)：I、Q各采样(L+K)·NS个数据并缓存到RAM，其存储采样过程由缓存RAM(102)完成；

第二步(502)：选择对应位置的采样点初始化匹配长度为L的SRL16匹配滤波控制器(105)；

第三步(503)：用SRL16匹配滤波控制器(105)匹配一个相位的签名，对该相位的签名信号解扰、去旋转、解扩；其中SRL匹配滤波工作流程如下：

步骤1(601)、SRL16E移位地址ADDR清零；数据、扰码SRL16E级联链(202)使能端关闭；

步骤2(602)、数据SRL16E级联链(202)的输出*扰码SRL16E级联链(202)的输出完成解扰、去旋转；

步骤3(603)、将L/16个积累加，完成解扩，其中L为匹配长度，L/16为抽头数；

步骤4(604)、锁存累加和；

步骤5(605)、数据、扰码SRL16E级联链(202)移位地址ADDR＝ADDR+1；

步骤6(606)、判断“ADDR＝16”；若条件成立，则执行步骤7，若条件不成立，则跳转到步骤2；

步骤7(607)、开数据移位使能端一个时钟周期，使数据移位一个相位，保持扰码位置不变，进入下个相位的匹配，跳转到步骤1；同时将锁存的16个累加和送到16点快速哈达马变换模块(107)做快速哈达马变换运算，求本相位的签名值、签名能量(608)；

第四步(504)：对该相位进行16点快速哈达马变换；

第五步(505)：对该相位进行自适应门限判决；

第六步(506)：判断“已达到匹配范围K码片？”，若是则执行第七步，若否则转到第三步；

第七步(507)：判断“已搜索完N次，达到1/N码片精度？”，若是则执行第八步，若否则转到第二步；

第八步(508)：本接入时隙前导捕获完成，当下一个接入时隙开始时，转到第一步，循环执行下去，直到高层发送终止命令为止。

8、根据权利要求7所述的前导搜索器实现方法，其特征在于：所述前导搜索器设计阶段的设计要求中，实现SRL16匹配滤波控制器(105)时，单比特数据宽度需要一个SRL16E链完成；S比特数据宽度需要S个SRL16E链完成。

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