CN1561477A - 用于转换可变基数数字的方法和系统 - Google Patents

Abstract

本发明公开了一种用于可变基数记数制的方法和系统。该方法包括接收第一序列的多个值，确定第二序列的多个值的位置的数目，产生第二序列的多个值，第二序列的每个值对应于一个基数，对于第二序列的每个值的基数相对于应用值而在第二序列上变化，应用值对应于第二序列中的一个位置以及第二序列中的一组值的和。

Description

用于转换可变基数数字的方法和系统

技术领域

本发明涉及数据处理领域。更具体地，本发明涉及编码。

背景技术

通常，在数学和工程系统中使用十进制和/或二进制来表示数字和进行运算。随着时间的推移，对于不同的应用已经开发出其他的记数制。这样的记数制包括固定基数(fixed radix)、混合基数(mixed radix)和混合基底(mixed base)记数制。

固定基数记数制对于数字序列中所有的位置具有恒定的基数。在固定基数记数制中，连续位置的权重是单一基数连续的整数次方，并乘以相同的因子。固定基数记数制的例子包括十进制、二进制和十六进制。

混合基数记数制是这样的基数记数制，其中数字序列中每个位置的所有基数是恒定的，但是不一定是相同的。混合基数记数制是一种更通用的记数制，其中，在所有数字的基数之间可以不成整数比。例如，时间就是用混合基数记数制度量的。小时就是以基数分别为6和10的十分钟和分钟度量的。

在混合基底记数制中，数是以位置值的序列的和表示的。每个位置由基底和数值部分组成。给定位置的基底对于给定应用是恒定的，但是在所有位置的基数之间，各个位置的基底不一定成整数比。例如，年是以混合基底记数制度量的。年以基分别为12∶10∶1的十个月和月分别度量。

以上记数制用于表达数字是符合要求的方法，但是对于对操作序列模型化是不胜任的。上述记数制对于一些具体情况中的数据传输也是不胜任的。

附图说明

参考如下的说明和对本发明实施例进行图示的附图，可以最好地理解本发明。在附图中：

图1根据本发明的实施例图示了用于产生可变基数序列的包括处理器102和104的示例系统100；

图2是根据本发明的一个实施例，产生可变基数序列的流程图；

图3是图示根据本发明一个实施例的堆栈操作示例的框图；

图4是根据本发明的一个实施例，将激励序列编码为可变基数序列的流程图；

图5是根据本发明一个实施例的激发序列的传输的示图；

图6是根据本发明的一个实施例，在图4的框419中将十进制值转换为可变基数序列的流程图。

具体实施方式

在下面的说明中，阐述了许多具体的细节以提供对本发明全面的理解。但是，应该明白，本发明没有这些具体的细节也可以得到实现。在其他的例子中，为了不使本发明模糊，没有具体地示出那些公知的电路、结构和技术。

图1图示了根据本发明实施例的示例系统100，该系统100包括产生可变基数序列的基数单元180。虽然在系统100的环境中进行说明，但是本发明的实施例可以在包括任何适当的一个或多个集成电路的任何适当的计算机系统中实现。

如图1所示，计算机系统100包括处理器102和处理器104。计算机系统100也包括处理器总线110和芯片组120。处理器102、104和芯片组120被耦合到处理器总线110。处理器102和104每个可以包括任何适当的处理器体系结构，例如对于一个实施例，它们包括由美国加利福利亚州圣克拉拉的Intel^公司提供的Pentium^处理器家族中所使用的Intel^体系结构。对于其他的实施例，计算机系统100可以包括一个、三个和多个任何可以执行根据本发明实施例的指令集的处理器。

对于一个实施例，芯片组120包括存储器控制中心(MCH)130、输入/输出(I/O)控制中心(ICH)140以及固件中心(FWH)170。MCH130、ICH 140和FWH 170每个可以包括任何适当的电路，对于一个实施例，它们每个被形成为分离的集成电路电路芯片。对于其他的实施例，芯片组120可以包括任何适当的一个或多个集成电路器件。

MCH 130可以包括任何适当的接口控制器来提供对处理器总线110的任何适当的通信链路，和/或到与MCH 130通信的任何适当的设备和元件。对于一个实施例，MCH 130为每个接口提供了适当的仲裁、缓冲和一致性管理。

MCH 130被耦合到处理器总线110，并通过处理器总线110提供对处理器102和104的接口。或者，处理器102和/或处理器104可以与MCH130合并形成单个的芯片。对于一个实施例，MCH 130还提供到主存储器132和图形控制器134的接口，主存储器132和图形控制器134各自被耦合到MCH 130。例如，主存储器132存储计算机系统100的数据和/或指令，并且可以包括任何适当的存储器，比如动态随机访问存储器(DRAM)。图形控制器134控制在被耦合到图形控制器134的适当的显示器136上的信息显示，显示器136比如是阴极射线管(CRT)和液晶显示器(LCD)。对于一个实施例，MCH 130通过加速图行接口(AGP)与图形控制器134相接口。对于一个实施例，图形控制器134或者可以与MCH 130合并形成单个的芯片。

MCH 130还被耦合到ICH 140，以通过中心接口提供对ICH 140的访问。ICH 140为计算机系统100提供了到I/O设备或外设的接口。ICH 140也可以包括任何适当的接口控制器，以提供到MCH 130的任何适当的通信链路，和/或到与ICH 140通信的任何适当的设备或元件的通信链路。对于一个实施例，ICH 140为每个接口提供适当的仲裁和缓冲。

对于一个实施例，ICH 140对例如用于存储数据和/或指令的一个或多个适当的集成驱动电子(IDE)驱动器142、通过一个或多个通用串行总线(USB)端口144的一个或多个USB设备、音频编码/解码器(codec)146和调制解调器编码/解码器148提供接口，其中，IDE驱动器比如是硬盘驱动器(HDD)或光盘只读存储器(CD-ROM)驱动器。对于一个实施例，ICH 140还通过超级I/O控制器150对键盘151、鼠标152、通过一个或多个并行端口153的诸如打印机的一个或多个适当的设备、通过一个或多个串行端口154的一个或多个适当的设备以及软盘驱动器155提供接口。对于一个实施例，ICH 140还对通过外围部件互连(PCI)总线上的一个或多个PCI插槽162耦合到ICH 140的一个或多个适当的)PCI设备提供接口，并且ICH 140还对通过工业标准体系结构(ISA)桥164由PCI总线耦合到ICH 140的一个或多个适当的ISA设备提供接口。ISA桥164通过ISA总线上的一个或多个ISA插槽166与一个或多个ISA设备相接。

ICH 140还被耦合到FWH 170，以提供到FWH 170的接口。FWH170可以包括任何适当的接口控制器，以提供对ICH 140的任何适当的通信链路。对于一个实施例，FWH 170可以共享至少一部分ICH 140和超级I/O控制器150之间的接口。FWH 170包括基本输入输出系统(BIOS)存储器172，以存储适当的系统和/或视频BIOS软件。BIOS存储器172可以包括任何适当的非易失性存储器，比如闪存。

图1中所示的系统100还包括基数单元180。基数单元180与处理器102和104相耦合。在一个实施例中，基数单元180可以是驻留在主存储器132和/或处理器102和104内的进程或任务，并且能够在处理器102和104中执行。但是，由于基数单元180可以是执行这里所述的处理(下面将更详细地说明)的不同类别的硬件(比如数字逻辑)，所以本发明的实施例并不限于此。

相应地，计算机系统100包括机器可读介质，在该介质上存储了实现下面所述的任何一个或所有方法的一组指令(即，软件)。例如，软件可以完全或至少部分地驻留在主存储器132和/或处理器102/104内。为了进行说明，术语“机器可读介质”应该被认为包括任何提供(即，存储和/或传送)机器(例如，计算机)可读形式的信息的机构。例如，机器可读介质包括只读存储器(ROM)；随机访问存储器(RAM)；磁盘存储介质；光存储介质；闪存设备；电、光、声或其他形式的传播信号(例如，载波、红外信号、数字信号等)；等等。

图2是根据本发明的一个实施例，产生可变基数序列的流程图。在框201，基数单元180接收第一序列。在框203，基数单元180确定用于表示第一序列的第二序列的位置个数。如果基数单元180确定出需要k+1个位置来表示第一序列，那么第二序列可以如下被描述：v(k) v(k-1) v(k-2)...v(i)...v(1)。对于该序列的第i个位置，值是v(i)。在序列中没有示出v(0)，因为它可以从如下的等式1中计算出：

$v\left(0\right)=p\left(0\right)-\underset{i=1}{\overset{k}{\mathrm{\Σ}}}v\left(i\right)---\left(1\right)$

在框205，基数单元180从函数p(i)确定一个应用值。函数p(i)基于对一种应用或一组应用得到的一组规则。在本发明的一个实施例中，根据应用，函数p(i)是常数。在本发明的另一个实施例中，函数p(i)确定了第二序列的最大基数。

在框207，处理器102确定第二序列中每个位置的v(i)。在本发明的另一个实施例中，基数单元180在框205之前进行框207。在框209，处理器102根据如下的等式2计算第二序列中每个位置的基数，用o(i)指代：

$o\left(i\right)=p\left(i\right)+1-\underset{j=i+1}{\overset{k}{\mathrm{\Σ}}}v\left(j\right)i=1...k---\left(2\right)$

本发明的实施例可以被应用于模型化或者表示与位置信息相关的序列的问题。如图2所示的第二序列是可变基数序列，其中第二序列每个位置的基数根据由第二序列所表述的值而变化。

图3是图示根据本发明一个实施例的堆栈操作的一个例子的框图。在图3中，输入队列303从左到右包含变量D、C、B和A。输入队列303的变量被推入先进后出(FILO)堆栈301。从FILO堆栈301，各项被弹出到输出队列305。在图3中，来自输入队列303的变量已经被推入和弹出FILO堆栈301，得到输出序列305，其包含从左到右排列的按照D、C、B和A顺序的变量。

如果图3中图示的堆栈操作用二进制序列表示，其中，值“1”表示向FILO堆栈301的推入，值“0”表示从FILO堆栈301的弹出，则得到输出序列305的操作可以由下列位序列表示：11001010。

在堆栈操作序列中，在连续的1之间出现的0的数目是变化的。在连续的1之间出现的0的数目可以由v(i)表示。二进制堆栈操作序列可以通过以下方式用4个值被模型化：由于输入序列303和输出序列305仅仅只含4个变量，所以仅能发生四次弹出操作(即，只有4个零可以出现在二进制堆栈操作序列中)。由于弹出操作的最大数目等于4，那么弹出操作的最大数目能够用如下的等式3定义：

$\underset{i=0}{\overset{3}{\mathrm{\Σ}}}v\left(i\right)=4---\left(3\right)$

于是，能够导出下面的一组等式，来确定可变基数序列的值：

                v(3)≤1

                v(2)≤2-v(3)

                v(1)≤3-v(2)-v(3)            (4)

                v(0)≤4-v(1)-v(2)-v(3)如上式所示，通过对于v(0)的等式，能够从v(3)、v(2)和v(1)确定v(0)。所以，二进制堆栈操作序列能够用3个位置可变基数序列v(3)、v(2)、v(1)模型化。

使用前面所述的用于确定o(i)的等式，可变基数序列每个位置的基数如下：o(3)＝2，o(2)＝3-v(3)，o(1)＝4-v(2)-v(3)。给定p(i)＝4-i，使用基数等式可以得到这些基数。在这个例子中，函数p(i)指出了对于第i个位置可能最大的弹出操作的次数。例如，在两次推入操作之后，至多进行两次弹出操作。因此，使用基数为232的可变基数序列021，在图3中示出的二进制堆栈操作序列能够以比二进制序列11001010更加紧凑的形式进行模型化。在下表中，示出了FILO堆栈中具有4个变量的每种可能的堆栈操作序列：

            表1 FILO堆栈操作的模型化

    可变基数数字                                      不同位置的基数

本发明的实施例提供了一种紧凑序列，该序列具有可变的基数，这些基数提供了与更长的固定基数或混合基数序列相同的信息。在二进制序列中的位的分布可以使用图3所示的更加有效率和紧凑的可变基数序列表示。

本发明的实施例还可以提供数据中效率的增长，这些数据包括视频数据和音频数据。例如，在多脉冲激励线性预测(multi-pulse excited linearprediction，MPELP)速率编码/解码器中，由多个非均匀间隔脉冲组成的激励序列作为剩余信号被传输。在剩余信号中，在分析过程中每次一个脉冲顺序地确定脉冲的幅度和位置。MPELP算法通常每5毫秒使用4到6个脉冲。使用MPELP算法对激励序列进行编码比传统线性预测声码器(vocoder)开销更大。因为MPELP对脉冲的幅度和位置都进行编码，所以MPELP算法的开销更大。本发明的实施例能够更有效地表示激励序列。

图4是根据本发明的一个实施例用于将激励序列编码为可变基数序列，并且对该可变基数序列进行传输的流程图。图5是示出根据本发明一个实施例的激励序列的传输的示图。图4将参考图5进行说明。在框401，接收一个30位激励序列。在图5中，示出一个激发序列从系统100的音频编码/解码器146被传输到系统100的基数单元180。在框403，基数单元确定用于将激励序列编码为可变基数序列的位的数目。可变基数序列将表示二进制激励序列的位的分布。为了符合国际电信联盟(ITU)的G.723标准，激励序列包含M个脉冲，对于偶数子帧是6个，对于奇数子帧是5个。因此，这里有 个可能的位的位置分布。为了便于理解，我们将假设M是6。由于 $2^{19}\≤\left[\begin{array}{c}30\\ 6\end{array}\right]\≤2^{20},$ 那么20个位足以表示激励序列的位的位置分布信息，而不是由激励序列表示的30个位。

已经能够看出，本发明的实施例对于激励序列每帧减少了10个位的数据量。在这个例子中，p(i)等于N-M(N＝30，这是在子帧中位的总数，M是子帧中狄拉克函数的数目)。激励序列能够以紧凑的可变基数序列v(M)v(M-1)...v(1)表示。

在上面的例子中，可以使用下式确定v(0)：

$v\left(0\right)=p\left(0\right)-\underset{i=1}{\overset{M}{\mathrm{\Σ}}}v\left(i\right)---\left(5\right)$

在框405，基数单元180确定可变基数序列的每个v(i)。v(i)表示在激发序列中1的位之间出现的0的位的数目。在本发明的另一个实施例中，v(i)表示在1的位之前的0的位的数目。在本发明的另一个实施例中，v(i)表示在0的位之间的1的位的数目。在框407，基数单元180根据如等式3中的可变基数序列的值的和，计算出可变基数序列的最大基数(即，p(i))。

在框409，基数单元180计算可变基数序列中每个v(i)的基数。每个v(i)的基数根据如下的等式6计算出：

$o\left(i\right)=N-M+1-\stackrel{M}{\underset{j=i+1}{\mathrm{\Σ}}}v\left(j\right)i=1...M---\left(6\right)$

在图5中，基数单元180将可变基数序列传输到系统100的处理器102。在图4的框411，处理器102将可变基数序列转换为十进制值。可变基数序列v(M)v(M-1)v(M-2)...v(1)的十进制值可以从下式确定：

在框413，处理器102将十进制值转换为20位的二进制序列(“紧凑激励序列”)。

在框415，紧凑激励序列和(在框403确定的)位置的数目被传输到另一个基数单元180。在图5中，示出系统100将紧凑激励序列和位置的数目传输到系统501。紧凑激励序列能够通过物理介质(例如，以太网网电缆、同轴电缆、光纤等)、无线介质或其他形式的传播信号传输。紧凑激励序列还能够通过固定介质(例如，磁盘、光盘等)从系统100传输到系统501。

图5图示了接收紧凑激励序列的系统501的处理器102。在图4的框417中，处理器102将紧凑激发序列转换为它的十进制值。

在图5中，系统501的处理器102将十进制值传输到系统501的基数单元180。在图4的框419中，基数单元180将十进制值恢复成可变基数序列v(M)v(M-1)v(M-2)...v(1)。

在框421，基数单元180从可变基数序列v(M)v(M-1)...v(1)重构具有30位的激发序列。在框423，基数单元180输出激发序列。图5图示了系统501的基数单元180将激发序列传输到系统501的音频编码/解码器146。

在本发明另一个实施例中，可以用多种方式在单元之间进行任务分割。在本发明的一个实施例中，系统100的基数单元180将可变基数序列转化为十进制值，并将该十进制值传输到系统100的处理器102，处理器102将该十进制值转换为紧凑激发序列。在本发明另一个实施例中，系统100的基数单元180将可变基数序列转化为十进制值，并将该十进制值转换为紧凑激励序列。在本发明另一个实施例中，系统501的基数单元180将紧凑激发序列计算为它对应的十进制值。在本发明另一个实施例中，系统501的基数单元180将可变基数序列传输到处理器102，处理器102从可变基数序列重构激发序列。

图6是根据本发明一个实施例，在图4的框419中将十进制值转换为可变基数序列的流程图。在框601，用十进制值对临时值(“temp”)进行初始化，用M(M+1是从图5的系统100接收的可变基数序列的位置的数目)对循环控制变量i进行初始化，并且将v(i)_i＝0...M初始化为0。在框603，处理器102或基数单元180确定下列条件是否被满足：

$\mathrm{Temp}\≥\underset{p=0}{\overset{v\left(i\right)-1}{\mathrm{\Σ}}}\left[\begin{array}{cc}& v\left(j\right)-p+i-2\\ N-M+1-\underset{j=i+1}{\overset{k}{\mathrm{\Σ}}}& i-1\end{array}\right]---\left(8\right)$

如果处理器102或基数单元180确定出条件为真，那么在框605，可变基数序列的v(i)递增。从框605，控制返回到框603。如果处理器102或基数单元180确定出条件为假，那么在框607，可变基数序列的v(i)递减。

在框609，根据如下的等式9对临时变量进行更新：

$\mathrm{Temp}=\mathrm{Temp}-\underset{p=0}{\overset{v\left(i\right)-1}{\mathrm{\Σ}}}\left[\begin{array}{c}N-M+1-\underset{j=i+1}{\overset{k}{\mathrm{\Σ}}}v\left(j\right)-p+i-2\\ i-1\end{array}\right]---\left(9\right)$

在框611，循环控制变量递减。在框613，处理器102或基数单元180确定循环控制变量是否等于0。如果循环控制变量不等于0，那么控制流返回到框603。如果循环控制变量等于0，那么在框615，根据如下的等式10对v(0)进行计算：

$v\left(0\right)=p\left(0\right)-\stackrel{M}{\underset{i=1}{\mathrm{\Σ}}}v\left(i\right)=N-M-\underset{i=1}{\overset{M}{\mathrm{\Σ}}}v\left(i\right)---\left(10\right)$

本发明的实施例提供了一种不能用传统的记数制进行的模型化的方法。此外，本发明的实施例使序列能紧凑表示。比如音频数据和视频数据的各种数据能够以紧凑的形式表示，因此减少了通过网络传输这样的数据时所消耗的带宽。

尽管已经根据堆栈操作对本发明进行了说明，但是本发明的其他实施例提供了基于可变基数记数制的数据结构。本发明另一个实施例可以包括使用可变基数记数制对查询序列进行模型化。所以，本发明不限于对堆栈操作模型化。此外，尽管已经根据激发序列对本发明进行了说明，但是也可以实现另外的实施例，使得视频数据的运动矢量能以可变基数记数制表示。在本发明另一个实施例中，视频数据的多个方面，包括对比度、颜色、背景图像等，能够以可变基数记数制表示。

尽管已经根据几个实施例对本发明进行了说明，但是本领域的技术人员将意识到本发明不限于所说明的这些实施例。

可以在所附的权利要求的精神和范围内进行修改和替换而实现本发明的方法或装置。因此，本说明书应该被视为说明性的，而非对本发明的限制。

Claims (25)

1.一种方法，包括：

接收第一序列的多个值；

确定第二序列的多个值的位置的数目；以及

产生所述第二序列的多个值，所述第二序列的每个值对应于一个基数，对于所述第二序列的每个值的所述基数相对于应用值而在所述第二序列上变化，所述应用值对应于所述第二序列中的一个位置以及所述第二序列中的一组值的和。

2.如权利要求1所述的方法，其中，所述第一序列是二进制序列。

3.如权利要求1所述的方法，其中，所述第一序列是激发序列。

4.如权利要求1所述的方法，其中，所述第一序列是二进制序列，并且所述第二序列表示所述第一序列中的位的分布。

5.如权利要求1所述的方法，其中，所述应用值是对于所述第二序列的最大基数。

6.如权利要求1所述的方法，还包括：

将所述第二序列转换为十进制值；

将所述十进制值转换为二进制序列；

传输所述二进制序列和所述位置的数目；

将所述二进制序列恢复为所述十进制值；

从所述十进制值产生所述第二序列；以及

从所述第二序列重构所述第一序列。

7.一种方法，包括：

接收第一二进制序列；

确定序列的多个值的位置的数目；

确定对于所述序列中每个位置的值，所述序列的多个值指出了在所述第一二进制序列中的位的分布；

确定对应于所述第一二进制序列的应用值；

计算对于所述序列的多个值中每个位置的基数，所述基数相对于所述应用值和所述序列的一组值而变化；

将所述序列的多个值转换为十进制值；以及

将所述十进制值转换为第二二进制序列。

8.如权利要求7所述的方法，其中，所述第一二进制序列是激发序列。

9.如权利要求7所述的方法，还包括：

传输所述第二二进制序列和所述位置的数目；

将所述第二二进制序列恢复为所述十进制值；

将所述十进制值转换为所述序列的多个值；以及

从所述序列的多个值重构所述第一二进制序列。

10.一种系统，包括：

第一计算机系统，用于产生表示了在第一二进制序列中的位的分布的可变基数序列，从所述可变基数序列产生十进制值，将所述十进制值转换为第二二进制序列，传输所述第二二进制序列和所述可变基数序列的位置的数目；和

与所述第一计算机系统相耦合的第二计算机系统，所述第二计算机系统用于接收所述第二二进制序列，将所述第二二进制序列转换为所述十进制值，使用所述十进制值产生所述可变基数序列，根据所述可变基数序列重构所述第一二进制序列。

11.如权利要求10所述的系统，其中，所述第一二进制序列是激发序列。

12.如权利要求10所述的系统，其中，所述应用值是对于所述可变基数序列的最大基数。

13.一种装置，包括：

用于产生激发序列的音频编码/解码器；以及

与所述音频编码/解码器相耦合的基数单元，所述基数单元进行如下操作，包括：

确定可变基数序列的位置的数目，所述可变基数序列表示所述激发序列中的位的分布；

接收应用值；以及

计算对于所述可变基数序列中每个位置的基数，所述基数相对于所述应用值和所述可变基数序列中的一组值而变化。

14.如权利要求13所述的装置，还包括用于传输所述可变基数序列的装置。

15.如权利要求13所述的装置，还包括用于将所述可变基数序列转换为十进制值的基数单元。

16.如权利要求13所述的装置，还包括用于将所述可变基数序列转换为十进制值，并且将所述十进制值转换为二进制序列的基数单元。

17.一种提供指令的机器可读介质，所述指令当被一组一个或多个处理器的执行时，使所述一组处理器的进行如下的操作：

接收第一序列的多个值；

确定对于第二序列的多个值的位置的数目；以及

产生所述第二序列的多个值，所述第二序列的每个值对应于一个基数，对于所述第二序列的每个值的基数相对于应用值而在所述第二序列上变化，所述应用值对应于所述第二序列中的一个位置以及所述第二序列中的一组值的和。

18.如权利要求17所述的机器可读介质，其中，所述第一序列是二进制序列。

19.如权利要求17所述的机器可读介质，其中，所述第一序列是激发序列。

20.如权利要求17所述的机器可读介质，其中，所述第一序列是二进制序列，并且所述第二序列表示所述第一序列中的位的分布。

21.如权利要求17所述的机器可读介质，其中，所述应用值是对于所述第二序列的最大基数。

22.如权利要求17所述的机器可读介质，还包括：

将所述第二序列转换为十进制值；

将所述十进制值转换为二进制序列；

传输所述二进制序列和所述位置的数目；

将所述二进制序列恢复为所述十进制值；

从所述十进制值产生所述第二序列；以及

从所述第二序列重构所述第一序列。

23.一种提供指令的机器可读介质，所述指令当被一组一个或多个处理器执行时，使所述一组处理器进行如下操作：

接收第一二进制序列；

确定序列的多个值的位置的数目；

确定对于所述序列中每个位置的值，所述序列的多个值指出了在所述第一二进制序列中的位的分布；

确定对应于所述第一二进制序列的应用值；

计算对于所述序列的多个值中每个位置的基数，所述基数相对于所述应用值和所述序列的一组值而变化；

将所述序列的多个值转换为十进制值；以及

将所述十进制值转换为第二二进制序列。

24.如权利要求23所述的机器可读介质，其中，所述第一二进制序列是激发序列。

25.如权利要求23所述的机器可读介质，还包括：

传输所述第二二进制序列和所述位置的数目；

将所述第二二进制序列恢复为所述十进制值；

将所述十进制值转换为所述序列的多个值；以及

从所述序列的多个值重构所述第一二进制序列。

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