CN1542604A - 用于构造大型可扩展处理器系统的处理器块 - Google Patents

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CN1542604A CNA2004100350548A CN200410035054A CN1542604A CN 1542604 A CN1542604 A CN 1542604A CN A2004100350548 A CNA2004100350548 A CN A2004100350548A CN 200410035054 A CN200410035054 A CN 200410035054A CN 1542604 A CN1542604 A CN 1542604A
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Abstract

一种方法与系统，用于提供被用作大型数据处理系统的构件的多处理器处理器块。使用两个四路多芯片模块(MCM)来生成该处理器块。第一与第二MCM在其各自处理器之间配置有正规布线。提供将第一MCM的每个芯片的外部总线与第二MCM的相应芯片以及反方向相连接的附加布线。该附加布线使第一MCM的每个处理器基本能够直接访问不具有任何映射关系(affinity)的下一个MCM的分布式存储器组件。该处理器块插入处理器机架，该机架被配置来接收多个处理器块，这些一起构成所述大型数据处理系统。

Description

用于构造大型可扩展处理器系统的处理器块
技术领域
总的来说，本发明涉及数据处理系统，具体地说，涉及多处理器数据处理系统。再具体一些，本发明涉及一种方法与系统，用于有效地互连多个处理器以提供用于大型可扩展多处理器系统的构件(building block)。
背景技术
商用数据处理系统的发展已经有了迅速的进展。从单处理器系统的设计与使用开始，这种发展已经演变到了更复杂的多处理器系统(MP)的设计与使用。产业对更强的处理能力与更快的数据操作的不断增长的需求推动了这些发展的大部分。
技术与商用服务器是得益于增强的处理能力与更快的总体数据操作的系统的两个例子。这些系统一般设计有分布式存储系统，每个处理器都具有对附属存储器块的直接访问，或者具有存储器映射关系(affinity)最低的非常大的缓存机制。
图1A至1D显示从单处理器系统到越来越复杂的、使用常规处理器-存储器配置作为构件的数据处理系统的进展。如图1A所示，常规的单处理器芯片系统100包括通过一对总线互连的单一处理器101与存储器105。每一条总线都提供了用于处理器芯片与存储器105之间通信的设定带宽(即字节数)。在图1A中，处理器101以被称为“一路(1-way)”的配置，借助8字节数据输入总线与16字节数据输出总线，连接到存储器105。存储器105提供处理器101在处理时所使用的指令与数据。总线有几种替代实现，包括三态总线与单向/双向总线。
常规的单处理器芯片系统100被用作构件，用于随后的各代处理器系统，这些系统包含多个处理器芯片，这些处理器芯片通过两条处理器间总线耦合在一起的。图1B显示一两路系统(2-way system)，其中处理器间总线103连接每个芯片的处理器101。
随着连接在一起的处理器芯片的数目的增加(由于对更高处理能力的系统的需求)，如开关SW 121所例示的基于分级开关的拓扑结构被实现成用来支持处理器芯片之间的连接。图1C与1D分别显示四路与八路系统，其中处理器芯片101通过分级开关拓扑结构耦合至每一个其他处理器芯片。图1C的四路系统只需要两级的分级布线连接，其中顶级包括两组两个互连的处理器芯片。
图1D显示八路系统的基于分级开关的拓扑结构，所述八路系统中有三级“或”布线连接(or wire connection)。从该分级开关拓扑结构可以看出，每一个处理器都只与它们的相关存储器块直接相连，并且只与在该分级开关的最高级上的单一处理器相连(即，处理器不是全部互连的)。因此类似一路系统，常规的两路、四路与八路系统显示了一对一的存储器映射关系。即，每个处理器只有对相连的存储器块的直接访问。一对一的存储器映射关系限制了具有多个处理器的更大型的系统，使之不能在整个系统中完全使用可用的存储器资源/带宽。
仔细分析随处理器数目增加时每个系统的有效扩展，可以发现当处理器数目增加时在存储器带宽与存储器映射关系方面的增长不是线性的。每次处理器数目增加都导致对支持全相连配置所需要的总线带宽的非线性增加。值得注意的是，总线的数目与带宽比存储器的数目增加得快。需要更大的总线字节总数，以支持没有映射关系的带宽存储器的高使用率。因为为了提供更大的系统，例如，八路系统，需要增加处理器数目，所以总线所需的字节总数是非常大的。不幸的是，芯片上可用来提供总线的小表面面积严重限制了总线的数目或者总宽度，并由此而严重限制每个芯片可以直接支持的实际带宽。
可以看出，因为在处理器芯片上可用于分配给用于外部连接的总线的相对较小表面面积(或者周长)，在处理器系统中每次增加处理器的数目会变得越来越具有限制性，并且越来越不实用。然而，对具有更多数目的处理器的更复杂系统的需求仍然存在。提供具有以上分级开关的系统是非常昂贵与低效的。
因此，可以认识到使用以上开关拓扑结构的几个缺点，包括：更长的存储器延迟；降低的带宽；由于更多布线与开关、逻辑与其他外部组件而增加的费用；以及为构造该系统而增加的功率要求与物理空间。
本发明认识到需要提供一种多处理器系统(MP)，该系统被配置为N路系统，可以扩展来提供更大的系统，而不需要超出实际的芯片上更多的总线。不需要大的重新配置就可以用作更大的可扩展处理系统的构件的MP是大家都欢迎的改进。此处所描述的发明提供了这些与其他益处。
发明内容
公开了一种方法与系统，用于提供配置有多个处理器与所耦合的分布式存储器的处理器块。使用两个四芯片多芯片模块(MCM)作为构件来生成该处理器块。第一与第二MCM配置有互连其各自处理器的处理器到处理器布线。提供将第一MCM的每个芯片的外部针与第二MCM的相应芯片以及反方向相连接的附加布线。该附加布线连接向第一MCM的每个处理器提供到第二MCM的处理能力以及分布式存储器组件的直接访问，并且这些存储器组件不需紧邻任何处理器地运行，并且反之亦然。
在每个芯片内都提供了路由选择逻辑，以控制在处理器块中来往于每个芯片与其他芯片的数据的路由选择。在一个实施例中，该路由选择逻辑包含软件可设置逻辑组件，用于以后配置该处理器块以商用负荷处理器块或者以技术负荷处理器来运行。
完成连接所需的总线数目大大少于提供处理器到处理器直接连接的常规八路系统所需的数目，并且不需要与基于分级开关的系统相关联的费用(例如附加逻辑等等)。
将该处理器块实现为构件，则可以提供大型系统，其包括具有用于连接多个处理器块的几个接收头的系统机架。该系统机架的布线使每个插入这些接收头的处理器块都成为共享分布式存储器的处理器大型系统的一部分。该路由选择逻辑包括支持从耦合至该系统机架的一个处理器块到另一处理器块的通信的外部路由选择所需的逻辑。
附图说明
本发明特有的新颖特征在权利要求中列出。然而，最好参照以下详细描述的示范性实施例与附图，来更好地理解本发明本身以及优选使用模式、其进一步的目标和其优点，其中：
图1A-1D为显示根据现有技术的常规的N路处理系统的发展的方框图；
图2A为显示根据本发明一个实施例的、用作处理器块的构件的四路多芯片模块(MCM)的方框图；
图2B与2C为根据本发明一种实现的、通过连接图2A的两个MCM来设计的八路处理器块的两个图示，该八路处理器块可以用作商用负荷处理器块(workload processor book)，或者技术负荷处理器块；
图3A与3B显示根据本发明的一个实现的、包含借助在系统机架上的MCM外部连接器总线(ECB)互连以提供商用负荷服务器的、N个图2B的八路处理器块的N×8路SMP；以及
图3C为显示根据本发明一个实施例的、用于每个八路处理器块到图3A与3B的系统机架的连接机制的方框图。
本发明的上述以及其他目的、特征、以及优点在一些描述中将变得显而易见。
具体实施方式
本发明引入一种新颖的处理器块，其包含两个互连的多芯片模块(MCM)。该处理器块进而被设计来连接到系统机架上的其他处理器块，以提供大得多的商用与技术系统。另外，与现有技术的多芯片配置不同，在该处理器块的处理器中提供了路由选择逻辑，以使处理器能够显示所有存储器能力，从而能够更彻底地使用可用的存储器带宽。
因此，以这样的处理器配置来实现本发明：其中每个处理器都已经能够完全使用分布的存储器，而没有任何存储器映射关系(即完全聚合模型(fully-aggregate model))。可以这样做的一种方式是重新配置两路系统，其中由16字节总线连接处理器。有了更宽的总线，两路或者更大系统中的每一个处理器都可以完全访问耦合至其他任一处理器的存储器块。然后，使用该完全聚合模型来设计具有全相连配置的四个处理器芯片的四路MCM。
在MCM中，每个都包含一个或更多个处理器的两个或更多个处理器芯片由具有特定带宽的总线互连。因此，例如，通过用16字节总线互连四个单处理器芯片，可以设计四处理器多芯片模块(MCM)。与其他四路配置(诸如图1C所示)相比，该MCM提供了更高的总体频率以及其他优点。具体地说，与传统的基于开关的四路配置相比，该MCM配置增强了对商用负荷的性能。
图2A显示四处理器MCM(也被称为四路多处理器(MP))。如图所示，MCM200包括由MCM总线103互连的四个单处理器芯片201。每个处理器芯片201包括以下描述的MCM逻辑207。MCM 200的处理器芯片201通过成对的16字节MCM总线103相互互连并且通信，其中每对MCM总线103都包括16字节MCM输入总线与16字节MCM输出总线。根据图2A，每个处理器芯片都直接耦合至MCM 100上的两个其他的处理器芯片。
每个芯片201都包含内部MCM路由选择逻辑207，该逻辑管理各个总线上的片间数据传输(inter-chip data transfer)。MCM路由选择逻辑207控制到MCM 200之内的组件的路由选择以及向外连接到MCM 100的组件的路由选择。MCM路由选择逻辑207读取包含在被传送的数据分量之内的目的地址，并且选择适当的总线，以在该总线上传送该数据分量。例如，从芯片S上的处理器到相邻处理器芯片之一T或V的处理器的通信(此处总称为数据通信，然而在处理器芯片之间也可能传送指令)由芯片S上的MCM路由选择逻辑207发送到直接耦合这两个芯片的MCM总线103上。然而，当想要从芯片S上的处理器向芯片U(即在逻辑上最远并且没有直接耦合至S的处理器芯片)上的处理器通信时，MCM路由选择逻辑借助跨越两个相邻处理器芯片T或U之一的跳跃(hop)，将该通信发送至芯片U上的处理器。跳跃每一阶段的路由选择由该特定芯片上的MCM路由选择逻辑207控制。由于所需的额外的跳跃，在非相邻处理器之间的每次通信都具有较长的延迟。
MCM 200之内的每个芯片都借助直接连接到每一模片(die)的附加总线连接到其他外部组件，这些外部组件包括存储器(未显示)以及I/O设备(未显示)。可用来连接外部组件(即非其他处理器的组件)的附加总线的数目是芯片尺寸的函数。一般地，每一模片只能连接固定数目的总线，因此每一芯片的连接性受限于总线的该固定数目。因此，虽然已经高效地设计了四芯片MCM，但是图1D的具有分级开关互连的八处理器或者八芯片系统在性能或者费用上不具备扩展性。
以下针对包含两个互连的、与图2A的MCM类似的四路MCM(即两个包含四个芯片的MCM，其中每一模片上有一单一处理器)的八路SMP块描述本发明。本领域技术人员应该理解此处所描述的特征以及具体所指的八路SMP块只是为了说明的目的，而不应该认为是限制本发明，本发明同样可以应用到更复杂的系统，其中每一模片上有多个处理器或者每一SMP块上有多个芯片。
本发明提供了一种构件，该构件用于实现大型处理系统，该处理系统具有大量的处理组件，大型支持处理器，以及不要求超出在给定处理器芯片的尺寸的条件下可行的扩展性的互连接性。具体地说，通过提供单个的八路数据处理系统(此后称为处理器块)，然后使用这些处理器块作为构件来提供更复杂的MP，本发明处理对处理商用与技术负荷的更复杂系统的需求。
图2B与2C显示根据本发明的、被称为处理器块(即含两个互连的四处理器MCM的母板)的八路SMP的两种配置。如图所示，处理器块200包含第一MCM(即处理器芯片201与相关的存储器组件205A)以及第二MCM(处理器芯片203与相关的存储器组件205B)。第一与第二MCM都是与图2A的MCM200类似的四路MCM。
如图2C所示，除直接互连处理器的8字节MCM片到片总线(chip-to-chipbuses)103之外，MCM 200的处理器芯片201还包含以下附加总线：两条8字节MCM扩展控制总线(ECB)；两条8字节MCM到MCM总线211；一对存储器总线213，包括8字节存储器输入与16字节存储器输出总线；以及两条8字节I/O总线215。
处理器块200的每个芯片还包含MCM路由选择逻辑207，该逻辑还管理第一MCM与第二MCM之间的通信的路由选择。MCM路由选择逻辑207控制在MCM的所有外部总线(包括MCM到MCM总线211以及MCM ECB 209)之上发生的路由选择。如图所示，一对MCM到MCM总线211来往于第一MCM的每一处理器芯片到第二MCM的相应处理器芯片之间(例如S0-S1，T0-T1，等等)。
图2B与2C都显示了包含MCM扩展总线209的处理器块200之内第一MCM与第二MCM的处理器之间的互连。借助16字节片到片总线103，每个MCM的处理器芯片201、203都相互连接，其中每个芯片具有来自各自MCM上两个相邻处理器芯片的16字节输入总线与16字节输出总线。分布式存储器205连接到各自的处理器芯片201、203，其中每个存储器块都借助一对总线213连接到各自的处理器芯片。在一个实施例中，总线对包括8字节数据输入总线与16字节数据输出总线。图中还显示了一系列MCM ECB 209，其向处理器芯片201、203提供到外部组件的连接性(connectivity)，如图3所示。根据本发明，在商用MP中，MCM ECB 209被用来将处理器块互连到其他外部处理器块，例如另一个八路SMP。
在处理器块运行过程中，从第一MCM到第二MCM的通信总是要求至少一次通过8字节总线的传送。例如，从S0到S1的通信直接在MCM总线211上发送。值得注意的是，从S0到U1的通信在8字节MCM总线上传送通过处理器块到U1之前，需要沿MCM 16字节总线的两次中间跳跃(hop)(即S0-T0-U0)。可替换地，同一通信也可以沿路径S0-S1-T1-U1转送。根据各条路径的当前使用情况等等，MCM路由选择逻辑207决定到底采用哪条路径。不管采用哪条路径，该通信在到达目的地之前需要两次跳跃。
多个根据图2B与2C所示配置而设计的八路处理系统经常以图3A与3B所示的方式连接在一起，以生成大型商用处理系统(即设计有大量处理器的多处理器系统，其中每个处理器都具有处理商用数据负荷的功能特性)。一般地，商用负荷需要包含大量处理资源以及缓存场所的处理系统，但不需要很大的存储器带宽或者数据发送效率。对于商用处理，片间通信的存储器延迟(由于额外的跳跃)是可以接受的。然而，对于构造高效技术SMP，这些跳跃不是最优的，这是因为它们将导致存储器的低效率使用。因此，以上处理器块配置更适合于处理商用负荷，这些商用负荷对以下所述的不足之处较不敏感。
图3A显示根据本发明的一个实施例的布线连接(wired connection)在一起以形成商用SMP 300(即设计用来处理商用负荷的SMP)的一组处理器块200。在商用领域，大型数据处理系统一般需要很高的处理能力。为了提供这种处理能力，使用处理器芯片的MCM ECB 209将多个处理器块200布线连接在一起。图中显示这些总线来自处理器块200的第一与第二MCM。以这种方式提供N×8路商用SMP系统，其中N为正整数。
图3B显示类似于图3A的配置，其中处理器安装在系统机架300上。系统机架300包括无源背板，该无源背板上面具有多个背板连接器(图3C所示)用于同时互连多个处理器块。图3C显示系统机架300的背板连接器321的一个例子。图中还显示了示例处理器块200，其包括插入式连接器325，该连接器“插入”系统机架300的背板连接器321中。
插入式连接器325包括针，这些针为处理器块的MCM ECB 209的端接线。因此，根据处理器块200的8处理器配置，插入式连接器325包括用于8个输出ECB的每一个以及8个输入ECM的每一个的分离的连接针。系统机架300的制造商完全与处理器块200的制造商分离，因此可以使用不同的制造技术和/或设计，以促成处理器块200到处理器系统300并最终到每一其他处理器块的连接性。
系统机架300的无源背板包括埋入基底材料的布线并且与图3A所示的连接类似地互连处理器机架上每一背板连接器321。对于商业应用，当处理器块200借助插入式连接器325插入处理器机架的背板连接器321时，类似于图3A与3B所示，处理器块200的MCM ECB 209就连接到机架上相邻的处理器块的MCM ECB 209。因此，使用系统机架300就能构造越来越大的、根据系统机架300及与其连接的处理器块数目而扩展的商用SMP。
处理器块之间的通信由位于每一处理器块上的逻辑207控制。逻辑207提供路由选择协议，以使来自一个块的数据能够传送到另一相邻块。当数据被从第一处理器块的芯片U0的处理器传送到另一处理器块时，在处理器块之内的传送(U0-T0-S0或者U0-V0-S0)由MCM路由选择逻辑207在16字节MCM总线203上的内部路由选择特性控制，而跨处理器块(S0-S1)的传送由由MCM路由选择逻辑207在8字节MCM ECB 209上的外部路由选择特性控制。
另外，利用重新配置/重新布线连接处理器块，提供跨过所有存储器的八路SMP，而不要求或者展示任何存储器映射关系。提高的数据传送带宽使每个存储器子系统都能基本以其100％能力的运行，这是因为所需要的数据传输在取得对数据总线的访问之前不必等待其他进程。因此，从原来设计用于商用负荷的八路处理器块取得了更高的存储器带宽与更短的存储器延迟，从而优化了该处理器块以支持技术负荷。
虽然本发明的描述针对特定实施例，但这些描述不应该被认为是限制性的。对于本领域技术人员来说，参照对本发明的描述，显然可以看到所公开实施例的各种改进与本发明的可替换实施例。例如，虽然每个芯片都被显示并且描述为具有单一的ECB输出与单一的ECB输入，但是其他总线数目也落入本发明范围之内(例如，对每个处理器的分离的ECB总线)。另外，虽然本发明被描述为八路处理器块，但是也可以不同大小的处理器块来实现本发明。例如，可以使用以同样的MCM到MCM配置每个芯片包含两个处理器的16路处理器块。因此认为在不脱离权利要求所限定的本发明的原理或者范围的前提下，可以进行这类改进。

Claims (22)

1.一种处理器块，包含：
第一处理器芯片模块，包含由对于所述第一处理器芯片模块是内部的第一组模块内总线所互连的第一多个处理器芯片，所述第一多个处理器芯片包含至少处理器芯片S0与T0；
第二处理器芯片模块，包含由对于所述第二处理器芯片模块是内部的第二组模块内总线所互连的第二多个处理器芯片，所述第二多个处理器芯片包含处理器芯片S1与T1；
第三组总线，该总线对于所述第一处理器芯片模块与所述第二处理器芯片模块是外部的，并且分别将第一处理器芯片模块的每个处理器芯片连接到第二处理器芯片模块的相应处理器芯片，其中S0连接到S1，T0连接到T1；以及
用于以外部总线的方式向每一个所述处理器芯片提供外部连接点的装置，所述装置包含多个外部路由选择总线，每个路都由选择总线连接到所述处理器块内各自的处理器芯片。
2.如权利要求1所述的处理器块，进一步包含：
分布式存储器，具有耦合至所述第一处理器芯片模块与所述第二处理器芯片模块的每一个所述处理器芯片的单独存储器组件；以及
其中所述第一、第二、第三组总线提供总线带宽，以允许在没有存储器映射关系的情况下由每个处理器访问所述处理器芯片内的每一个所述单独存储器组件。
3.如权利要求1所述的处理器块，进一步包括第四组总线，用于提供到另一组类似配置的处理器芯片模块的连接。
4.如权利要求2所述的处理器块，进一步包括第四组总线，用于从所述处理器芯片延伸出来进入连接器，该连接器包含代表所述第四组总线的每个总线的针。
5.如权利要求1所述的处理器块，其中所述第一组总线与所述第二组总线为16字节总线，并且所述第三组总线为8字节总线。
6.如权利要求5所述的处理器块，其中每个存储器组件都借助8字节数据输入总线与16字节数据输出总线耦合至其各自的处理器芯片。
7.如权利要求1所述的处理器块，进一步包含第五组输入/输出(I/O)总线，每一个都耦合至所述处理器芯片之一，并且提供用于接收外部输入和从各自处理器芯片发送输出的装置。
8.如权利要求1所述的处理器块，进一步包含路由选择逻辑，该路由选择逻辑与所述处理器芯片的每一个相关联，用于控制在所述处理器块内从一个处理器芯片到另一处理器芯片的数据传送，包括从所述第一MCM到所述第二MCM以及从所述第二MCM到所述第一MCM的数据传送。
9.一种数据处理系统，包含：
具有外部连接点的处理器块，所述处理器块包含：
第一处理器芯片模块，包含由对于所述第一处理器芯片模块是内部的第一组模块内总线所互连的第一多个处理器芯片，所述第一多个处理器芯片包含至少处理器芯片S0与T0；
第二处理器芯片模块，包含由对于所述第二处理器芯片模块是内部的第二组模块内总线所互连的第二多个处理器芯片，所述第二多个处理器芯片包含处理器芯片S1与T1；
第三组总线，该总线对于所述第一处理器芯片模块与所述第二处理器芯片模块是外部的，并且分别将第一处理器芯片模块的每个处理器芯片连接到第二处理器芯片模块的相应处理器芯片，其中S0连接到S1，T0连接到T1；
从所述处理器块向外部延伸出来的第四组总线，所述第四组总线包含多个外部路由选择总线，每个外部路都由选择总线连接到所述处理器块内各自的处理器芯片，其中所述外部路由选择总线为对于该处理器块为外部的组件提供连接点；以及
对所述处理器块为外部的组件，该组件借助所述外部连接点耦合至所述处理器块。
10.如权利要求9所述的数据处理系统，进一步包含：
分布式存储器，具有耦合至所述第一处理器芯片模块与所述第二处理器芯片模块的每一个所述处理器芯片的单独存储器组件；以及
其中所述第一、第二、第三组总线提供总线带宽，以允许在没有存储器映射关系的情况下由每个处理器访问所述处理器芯片内的每一个所述单独存储器组件。
11.如权利要求9所述的数据处理系统，其中进一步地：
所述第四组总线提供到另一组类似配置的处理器芯片模块的连接。
12.如权利要求10所述的数据处理系统，其中进一步地，所述第四组总线从所述处理器芯片延伸出来进入连接器，该连接器包含代表所述第四组总线的每个总线的针。
13.如权利要求9所述的数据处理系统，其中所述第一组总线与所述第二组总线为16字节总线，并且所述第三组总线为8字节总线。
14.如权利要求13所述的数据处理系统，其中每个存储器组件都借助8字节数据输入总线与16字节数据输出总线耦合至其各自的处理器芯片。
15.如权利要求9所述的数据处理系统，进一步包含第五组输入/输出(I/O)总线，每一个都耦合至所述处理器芯片之一，并且提供用于接收外部输入和从各自处理器芯片发送输出的装置。
16.如权利要求9所述的数据处理系统，进一步包含路由选择逻辑，该路由选择逻辑与所述处理器芯片的每一个相关联，用于控制在所述数据处理系统内从一个处理器芯片到另一处理器芯片的数据传送，包括从所述第一MCM到所述第二MCM以及从所述第二MCM到所述第一MCM的数据传送。
17.一种数据处理系统，包含：
处理器机架，包含具有多个用于接收处理器块的插入式接头的连接器的背板，其中所述多个连接器的每一个连接器都依次相互布线连接；以及
第一处理器块，该处理器块的所述插入式接头耦合至所述多个连接器的第一个连接器，所述处理器块包含：
第一处理器芯片模块，包含由对于所述第一处理器芯片模块是内部的第一组模块内总线所互连的第一多个处理器芯片，所述第一多个处理器芯片包含至少处理器芯片S0与T0；
第二处理器芯片模块，包含由对于所述第二处理器芯片模块是内部的第二组模块内总线所互连的第二多个处理器芯片，所述第二多个处理器芯片包含处理器芯片S1与T1；
第三组总线，该总线对于所述第一处理器芯片模块与所述第二处理器芯片模块是外部的，并且分别将第一处理器芯片模块的每个处理器芯片连接到第二处理器芯片模块的相应处理器芯片，其中S0连接到S1，T0连接到T1；以及
从所述处理器块向外部延伸出来的第四组总线，所述第四组总线包含多个外部路由选择总线，每个外部路都由选择总线连接到所述处理器块内各自的处理器芯片，其中所述外部路由选择总线为对于该处理器块为外部的组件提供连接点。
18.如权利要求17所述的数据处理系统，所述处理器块进一步包含：
分布式存储器，具有耦合至所述第一处理器芯片模块与所述第二处理器芯片模块的每一个所述处理器芯片的单独存储器组件；以及
其中所述第一、第二、第三组总线提供总线带宽，以允许在所述处理器芯片内没有存储器映射关系的每个处理器对所述各个存储器组件的每一个的访问。
19.如权利要求17所述的数据处理系统，所述处理器块进一步包含：
第二处理器块，也耦合至所述多个连接器中的第二连接器，所述第二处理器块与所述第一处理器块类似地配置，并且借助在所述第一连接器与所述第二连接器之间的布线连接与所述第一处理器块互连。
20.如权利要求18所述的数据处理系统，其中进一步地：
所述第四组总线从所述第一处理器芯片延伸出来进入所述插入式接头，并且终端为所述插入式接头内的针式连接器。
21.如权利要求19所述的数据处理系统，进一步包含在所述第一处理器块上的路由选择逻辑，用于为在所述第一处理器块上以及从所述第一处理器块到所述第二处理器块的数据发送与通信选择路由路径。
22.如权利要求21所述的数据处理系统，进一步包含：
布线装置，用于当所述连接器不包含耦合其上的处理器块时，完成从一个连接器到另一连接器的连接，从而在所述处理器机架内总是提供完整的连接路径。
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