CN1538628A

CN1538628A - 集成收发器电路

Info

Publication number: CN1538628A
Application number: CNA2004100368768A
Authority: CN
Inventors: P��շ��; P·普范恩; Z·布斯
Original assignee: Infineon Technologies AG
Current assignee: Intel Deutschland GmbH
Priority date: 2003-04-16
Filing date: 2004-04-16
Publication date: 2004-10-20
Anticipated expiration: 2024-04-16
Also published as: DE10317598A1; CN1538628B; US20040229574A1; US7398074B2

Abstract

根据本发明之集成收发器电路具有一接收路径，其依次具有一混合器单元(11.1，11.2)被提供用于一接收信号(ES)之解调，以及其中一模拟/数字转换器单元(14.1，14.2)系被连接于混合器单元(11.1，11.2)下游。集成收发器电路亦具有一第一电压控制振荡器(18)以及一第一频率除法器(12)，而频率除法器(12)被连接于第一振荡器(18)以及混合器单元(11.1，11.2)之间，以预先决定解调频率。最后，一第二频率除法器(23)被提供，且被连接于第一振荡器(18)以及模拟/数字转换器单元(14.1，14.2)之间以预先决定取样频率。

Description

集成收发器电路

技术领域

本发明关于一集成收发器电路，其具有一集成接收器且，此外，一集成传输器。一传输信号可被传输且一接收信号同时经由一双功器以及一天线藉由集成收发器电路的协助而被接收。

背景技术

收发器例如这些被使用的，例如，在被过滤的行动无线电中。在此例中，多模式收发器特别被使用，其具有一高集成密度与需求且格外有弹性的收发器概念为了满足低功率消耗的需求，一小的区域需求以及不同行动无线电。在此例中，每一个行动无线电通讯系统预先决定其特有的计时频率用于数字信号处理单元中。因此，例如，一行动无线电其系以GSM标准(行动通讯之全球系统)为基础操作预先决定一计时频率为13兆赫或此之一倍数值。一行动无线电其以UMTS标准(世界行动通讯/电话系统)为基础操作反之需要一计时频率为3.84兆赫。一行动无线电系统其以CDMA 2000标准(密码分配多重存取)为基础操作需要一计时频率为3.6864兆赫而，相反地，GPS(全球定位系统)则需要一计时频率为10.033兆赫。最后，DAB(数字音频广播/广播)系统需要一计时频率为8.192兆赫。这些例子清楚说明在这些不同的计时频率之间没有整数关系。然而，一多重模式或多重系统收发器必须被设计以使其可被使用于全部的通讯标准中且，特别是，上述标准中。此表示个别的功能区块在收发器中必须为适当的以使用在不同的行动无线电通讯系统中。

另外，在一集成多重模式收发器电路的发展中一另外的问题为计时频率必须同时足够低但是为计时频率之倍数，那就是说他们的简谐频率，不落在所欲的接收器信号带之中或者在中间的频率带中。计时频率之简谐频率亦必须不出现在传输信号之信号光谱中。再者，集成收发器回绿必须被设计以使接收器路径中由电压控制振荡器(VCO)之伴生调制之简谐计时频率所造成的接收干扰系在行动无线系统之具体指定的频率带宽之外。然而，另一方面，计时频率需够高以允许模拟/数字转换器之增加的过度取样，其可能为开关电容(SC)sigma delta转换器或者连续时间(CT)sigma delta转换器的形式。

因为一些局部振荡器以及模拟/数字与数字/模拟转换器的计时系整合于收发器芯片上，频率以及计时频率必须特别小心地被计划。此特别需要为了避免不欲发生的干扰在所欲的RF或IF袋中，或者在基底频率带中。再者，所需要的信号必须以允许电流被获得而维持尽可能小，芯片区域最小化以及一弹性的解决方法被提供的方式从主定时器衍生。

直到现在，模拟/数字转换器的定时器已经从计时信号自一晶体振荡器或者自晶体振荡器之计时信号之简谐频率被获得，具有晶体振荡器被配置于集成电路外面。如一可选择的，对此问题直到现在已经藉由提供一分开的频率产生器被解决，包含一电压控制振荡器以及一锁相回路，特别地为此目的在集成电路外面。

一方法以及一设备用于制造且处理九十度相差信号系说明于文件DE 696 16 136 T2。此文件描述一收发器具有一接收器，其中两振荡器被提供以制造局部频率。A/D转换器，其操作于一取样频率fs，系经由低通过滤器被连接。

发明内容

本发明之一目的系说明一集成收发器电路其可被使用于不同的计时频率，具有简谐频率藉由计时频率制造而不造成任何干扰。

此目的系藉由一集成收发器电路具有如权利要求第1项所述的特征而被达成。

根据本发明之集成收发器电路有利地需要非常小的空间。一另外的优点为其引起的电流为最小。

被提出的原理不仅是可被使用于收发器电路也在分开的传输装置以及分开的接收装置。

根据本发明之集成收发器电路具有一接收路径，伴随接收路径具有一混合器单元以解调接收信号以及具有一模拟/数字转换器单元，其系被连接于混合器单元下游。集成收发器电路亦具有一第一电压控制振荡器以及一第一频率除法器，频率除法器系被连接于第一振荡器以及混合器单元之间用以预先决定解调频率。最后，一第二频率除法器亦被提供，其系被连接在第一振荡器以及模拟/数字转会器单元之间，以预先决定取样频率。

本发明知有利的发展将自说明于附属权利要求中的特征变成明显的。

根据本发明之集成收发器电路之一第一发展中，一传输路径系被提供，传输路径具有一调制器以调制一信号被传输。再者，一第二电压控制振荡器以及一第三频率除法器系被提供，第三频率除法器被连接于第二振荡器以及调制器之间，以预先决定调制频率。此表示计时频率之调谐亦在传输路径中有用的信号之带宽之外。

在本发明之一第二发展中，集成收发器电路在传输路径中具有一数字/模拟转换器单元，其系被连接在调制器上游。再者，一第四频率除法器系被提供，其系被连接于第二振荡器以及数字/模拟转换器单元之间，以预先决定其取样频率。数字/模拟转换器单元结合到第二电压控制振荡器，其系被提供于集成收发器电路中而使以一简单方式达成增加的过度取样为可能，无任何额外的干扰发生在有用的信号中。

所欲的原理系不被局限于传输以及接收单元中，但可能亦被使用于分开的传输装置以及分开的接收装置。

在根据本发明之集成收发器电路之一第三发展中，一参考频率输入系被提供以使用一外部参考频率。再者，一第一锁相回路系被提供，其系被连接在参考频率单元输入以及第一电压控制振荡器之间。此允许由一外部晶体振荡器所产生之高精确但低的参考频率被转换到一高且同时精确的内部参考频率。

集成收发器电路有利地具有一第二锁相回路，其系被连接于参考频率输入以及第二电压控制振荡器之间。此使其亦可能利用传输路径中的上述优点。

根据发明亦有利于集成收发器电路具有一低通过滤器单元，其系被连接于混合器单元以及模拟/数字转换器单元之间。低通过滤器单元使其可能从由混合器制造的信号滤除表示实际上有用的信号之信号成分。

再者，集成收发器电路可被提供具有一第二低通过滤器单元，其系被连接在数字/模拟转换器单元以及调制器之间。

为了达成目的，亦提出集成收发器电路之混合器单元为一IQ混合器的形式。

集成收发器电路之调制器可能，根据一本发明之另外的特征，为一IQ调制器的形式。

在本发明之一另外的实施例中，接收路径具有一数字信号处理单元，其系被连接在模拟/数字转换器单元的下游，且具有数字信号处理单元之输出形成一数字接收路径输出。

根据本发明之另外的特征，回路可甚至被具有一数字/模拟转换器单元之接收路径所改善，其系被连接在数字信号处理单元下游，且数字/模拟转换器单元之输出形成一模拟接收路径输出。一数字接收信号或者一模拟接收信号可因此在集成收发器电路之输出被随意选出。

再者，在根据本发明之集成收发器电路之例子中，模拟/数字转换器单元可能具有一第一模拟/数字转换器以及一第二模拟/数字转换器，其取样控制输入系被连接到第二频率除法器之输出。特别是当使用一IQ混合器，同相信号成分以及九十度相差信号成分可因此从一模拟信号同步被转换成一数字信号。

最后，在根据本发明之集成收发器电路之例子中，频率除法器之除数值可能为整数值。此具有优点，就其本身而言，他们在收发器模块上的空间需求为小且他们所引起的电流为低。

附图说明

本发明将更加详细的被解释于下列文中使用一些实施利以及两图标参考，其中：

第1图以一方块图的形式显示根据本发明集成收发器电路之基本设计。

第2图以一方块图的形式显示数字信号处理器之组件用以处理数字化接收信号。

具体实施方式

第1图中的方块图显示一根剧本发明之集成收发器电路可能的实施例之设计。集成收发器电路3具有一参考频率输入32，一外部晶体振荡器24系被连接至其上。一参考信号且一具有好的频率稳定性之参考频率系经由外部晶体振荡器24被产生。参考频率输入32系被连接到一第一锁相回路(PLL)19之输入，且连接到一第二锁相回路20之输入。与局部振荡器18连结，其系以一电压控制振荡器(VCO)的形式，第一锁相回路19制造一非常稳定的第一内部计时频率。由电压控制振荡器18所制造的计时频率系通到一IQ混合器11.1以及11.2之两输入经由一第一频率除法器12，其以系数K来分配计时频率。系数K系一数值其系被减低自然数之组。一接收信号ES其系被供应到集成收发器电路3之接收器输入39，且已经被一天线2接收且被一双功器1通到接收器输入39，被经由一接收放大器10放大且通到IQ混合器11.1以及11.2之两混合器输入。放大的接收信号ES藉由IQ混合器11.1，11.2协助与被系数K所分配的内部计时信号混合，且系经由一第一低通过滤器13.1以及一第二低通过滤器13.2分别地被通到一模拟/数字转换器单元14.1以及14.2之输入。模拟/数字转换器单元具有两个模拟/数字转换器14.1以及14.2，其取样信号之控制输入系被连接到一第二频率除法器23，第二频率除法器23以除数N分配内部参考频率其系藉由电压控制振荡器18被制造，其系同样地为一整数值。下游混合的数字接收信号，其系被制造于两个模拟/数字转换器14.1以及14.2之输出，系被通到一数字信号处理单元15，包含两信号处理区块15.1以及15.2。接收信号之同相成分以及九十度相差信号成分系更以数字信号处理器15的协助以第2图中所示步骤被处理且接着在集成收发器电路3之两数字接收器输出33以及34可利用作为数字接收信号成分。通过收发器电路3之接收路径亦具有两数字/模拟转换器16.1以及16.2，其系被连接于数字信号处理器15之下游且，伴随两低通过滤器17.1以及17.2一起，使用数字接收信号成分以形成一模拟接收信号，包含一同相成分以及一九十度相差成分。两模拟信号成分可在两模拟输出连接41以及42上被选定。

当收发器藉由范例被使用于一CDMA系统时，电压控制振荡器18可制造一计时信号在一频率为4千兆赫，其系接着藉由1:K的频率除法器12以及1:N的频率除法器23被分配为所需的频率。例如，数字/模拟转换器14.1以及14.2之取样频率可因此被固定在400兆赫。除数值N因此具有数值10。

通过集成收发器模块3之传输路径具有两数字输入35以及38，经由其两个数字/模拟转换器31.1以及31.2制造一模拟传输信号自一传输媒介之数字传输信号。此模拟传输信号系经由两低通过滤器30.1以及30.2通到一调制器28.1，28.2，27之两混合器28.1以及28.2之输入。由局部振荡器21与锁相回路20所制造之内部计时信号系藉由一1:L的频率除法器29被分配且通到两混合器28.1以及28.2之两另外的输入。1:L的频率除法器藉由一整数值L分配频率。由混合器28.1所制造且不具有任何相位移的同相信号成分系以一加算器27被加入混合器28.2所制造且具有90度相位移之九十度相差的信号成分，且被通到一内部可利用的获取放大器26。被放大的传输信号可接着在集成收发器模块3之传输信号输出40被选定。其可接着藉由一外部放大器25被通到天线2，在一额外放大形式中，藉由双功器1。

第2图显示数字信号处理器15中个别的信号处理步骤，再细分成个别的功能性区块。被提供到数字信号处理器15之输入的数字接收信号系首先以一数字过滤器15.3被过滤，以接着被一变量获取放大器15.4放大。在一下一步骤中，信号被一希尔伯特过滤器15.5所过滤，在此例中具有负频率被减弱且正频率被通过。以此方式被过滤的信号系接着与高准确经由一数字混合器15.6混合以及，最后，再次经由一通到过滤器15.7被过滤，以接着使在连接33以及34选定此作为一数字接收信号为可能。由第二局部振荡器21所制造的信号的频率系被1:M的频率除法器22以一整数值M分配，且被通到两数字/模拟转换器31.1以及31.2之取样信号之控制输入。

因为两模拟/数字转换器14.1以及14.2之取样频率从局部振荡器18之频率藉由一整数除数值N分配其频率来获得，这表示局部振荡器18的频率满足与每一个频率信道以及每一个通讯系统之模拟/数字转换器单元14.1，14.2之取样频率之一整数关系。简谐频率成分在模拟/数字转换单元14.1，14.2之取样信号中因此决不发生在接收信号之带区间中。相同在相同的观点亦为真实对于由第二局部振荡器21所制造的频率以及两数字/模拟转换器31.1以及31.2之取样频率之间的比例。同样地在此例中，数字/模拟转换器31.1以及31.2之取样信号之简谐频率决不会掉到有用的信号之频率范围中。这表示取样频率以及它们的简谐频率系被同步化到传输信号。遮蔽传输信号光谱以及传输干扰反应之需求可因此更加容易的被满足。

集成收发器电路允许两锁相回路19以及20之外部振荡器24之振荡器频率可被选择以足够低以使简谐频率不能发生在所欲的接收信道中。一更有利的优点表示数字/模拟转换器14.1以及14.2之取样频率以及数字/模拟转换器31.1以及31.2的那些可被选择为够高以允许一足够高程度的过度取样。此外，模拟/数字转换器14.1，14.2之取样频率偏移接收器干扰反应到行动无线系统之频率带之外，由于寄生的接收器VCO调制。再者，数字/模拟转换器31.1以及31.2之高取样频率偏移传输器干扰反应到行动无线系统之频率带之外归因于寄生的传输器VCO调制。一更有利的优点藉由芯片面积以及功率消耗可被降低来证明，因为频率除法器12，23，22以及29引起仅一小量的电流且占据一小的芯片面积当他们被执行的时候，举例来说，在一分-微米的CMOS组态中。再者，相噪声在接收路径中为小，且信号跳动在传输路径中的电压控制振荡器21中系同样地非常低。

如果必须被发现为一干扰因素的是模拟/数字转换器14.1以及14.2之取样频率并不具有与芯片计时速率为一整数关系，例如在一CDMA系统中，问题可能以下列两种方式被解决。一可能性系提供一取样速率转换器在一系统中具有一低位速度，例如GSM。一第二可能性系转换数字化的接收信号回到一模拟接收信号，以两数字/模拟转换器16.1以及16.2的协助为精确的。两重建过滤器17.1以及17.2系接着亦被提供且连接到两数字/模拟转换器16.1以及16.2之下游以缓和接收信号，其已经再次被转换为一模拟信号。位数量以及Nyquist计时频率系在此例中亦相当地较低。

传输器/接收器模块，例如一GSM，UMTS，CDMA，GPS以及DAB系统可被制造具有根据本发明之集成收发器电路。根据本发明之集成收发器电路有利地制造非常小的干扰且系非常不敏感于干扰，同时具有被最小化的芯片面积之功率消耗。

根据本发明之上述实施例系倾向仅作为例证的目的而不是作为局限本发明的目的。不同的改变以及修饰亦可能在本发明的范围中而无违背本发明及其同义的范围。

参考符号列表

1 功器

2 天线

3 收发器模块

10 输入放大器

11.1 混合器

11.2 混合器

12 1/K除法器

13.1 低通过滤器

13.2 低通过滤器

14.1 模拟/数字转换器

14.2 模拟/数字转换器

15 数字信号处理器

15.3 数字过滤器

15.4 变量获取放大器

15.5 希尔伯特过滤器

15.6 数字混合器

15.7 信道过滤器

16 数字/模拟转换器

17 低通过滤器

18 电压控制振荡器

19 锁相回路

20 锁相回路

21 电压控制振荡器

22 1/M除法器

23 1/N除法器

24 外部振荡器

25 外部放大器

26 传输放大器

27 加算器

28 混合器

29 1/L除法器

30 低通过滤器

31 数字/模拟转换器

32 参考频率输入

33 数字接收器输出

34 数字接收器输出

35 数字输入

36 模拟输入

37 模拟输入

38 数字输入

39 接收器输入

40 传输器输出

41 第一模拟接收器输出

42 第二模拟接收器输出

Claims

1.一集成收发器电路具有一接收路径其中一混合器单元(11.1，11.2)系被提供用于一接收信号(ES)之解调，且其中一模拟/数字转换器单元(14.1，14.2)系被连接到该混合器单元(11.1，11.2)之下游，

具有一第一电压控制振荡器(18)，具有一第一频率除法器(12)其系被连接于该第一振荡器(18)与该混合器单元(11.1，11.2)之间以预先决定该解调频率，

具有一第二频率除法器(23)其系被连接于该第一振荡器(18)以及该模拟/数字转换器单元(14.1，14.2)之间以预先决定取样频率。

2.如权利要求第1项所述之集成收发器电路，具有一传输路径其中一调制器(28.1，28.2，27)系被提供用于一被传输的信号之调制，

具有一第二电压控制振荡器(21)，具有一第三频率除法器(29)其系被连接于该第二振荡器(21)以及该调制器(28.1，28.2，27)之间以预先决定调制频率。

3.如权利要求第2项所述之集成收发器电路，其中一数字/模拟转换单元(31.1，31.2)系被连接于传输路径中该调制器(28.1，28.2，27)之上游，具有一第四频率除法器(22)其系被连接于该第二振荡器(21)以及该数字/模拟转换器单元(31.1，31.2)之间以预先决定其取样频率。

4.如权利要求第1项至第3项其中一项所述之集成收发器电路，具有一参考频率输入(32)用以提供一外部参考频率，

具有一第一锁相回路(19)，其系被连接于该参考频率输入(32)以及该第一电压控制振荡器(18)之间。

5.如权利要求第4项所述之集成收发器电路，具有一第二锁相回路(20)，其系被连接于该参考频率输入(32)以及该第二电压控制振荡器(21)之间。

6.如权利要求第1至第5项其中一项所述之集成收发器电路，具有一低通过滤器单元(13.1，13.2)，其系被连接于该混合器单元(11.1，11.2)以及该模拟/数字转换器单元(14.1，14.2)之间。

7.如权利要求第3至第6项其中一项所述之集成收发器电路，具有一第二低通过滤器单元(30.1，30.2)，其系被连接于该数字/模拟转换器单元(31.1，31.2)以及该调制器(28.1，28.2，27)之间。

8.如权利要求第1至第7项其中一项所述之集成收发器电路，其中该混合器单元(11.1，11.2)系为一IQ混合器的形式。

9.如权利要求第2至第8项其中一项所述之集成收发器电路，其中该调制器(28.1，28.2，27)系为一IQ调制器的形式。

10.如权利要求第1至第9项其中一项所述之集成收发器电路，其中该接收路径具有一数字信号处理单元(15.1，15.2)其系被连接于该模拟/数字转换器单元(14.1，14.2)下游，且该信号处理单元(15.1，15.2)之输出形成一数字接收路径输出(33，34)。

11.如权利要求第10项所述之集成收发器电路，其中该接收路径具有一数字/模拟转换器单元(16.1，16.2)，其系被连接于该数字信号处理单元(15.1，15.2)下游，且该数字/模拟转换器单元(16.1，16.2)之输出形成一模拟接收路径输出(41，42)。

12.如权利要求第1至第11项其中一项所述之集成收发器电路，其中该模拟/数字转换器单元(14.1，14.2)具有一第一模拟/数字转换器(14.1)以及一第二数字/模拟转换器(14.2)，他们的取样控制输入系被连接到该第二频率除法器(23)之输出。

13.如权利要求第1至第12任一项所述之集成收发器电路，其中该频率除法器(12，22，23，29)之除数值系为整数值。