CN1537269A - 一种带有编程延缓周期的延迟设备的处理器 - Google Patents

Abstract

一种处理器，该处理器在时钟设备的控制下执行图像处理，以便以一个C有效时钟周期序列作用于一个预定量的图像信息的处理操作。具体而言，该处理器带有编程装置，用于实现散置于所述有效时钟周期之间的可编程延缓时钟周期以实现可编程延迟因数S，从而使修改的总时钟周期数C*S将作用于预定量的数字信号信息的处理。

Description

一种带有编程延缓周期的 延迟设备的处理器

技术领域

本发明涉及如后附的权利要求1的前序部分所述的处理器。目前，电路设计中存在建立一种可执行各种多媒体处理功能的所谓的数字视频平台(DVP)的趋势。这些功能可以采用硬件、软件、或在二者的组合来实现，这种选择取决于处理功能本身，和/或该功能和/或关注的电路的制造体积。多媒体可以包括视频、图形、音频或其它。

背景技术

为经济起见，常常这类处理器仅仅专用于执行上述功能中的很有限的一个子集，甚而仅执行一种单一功能。这一策略将提出一条，该共享总线将各种处理器连接至一个背景存储器，共享总线总体处理系统的关键设备。现今，为了控制整个系统，还常常提供一个中央处理单元(CPU)。接着为了控制背景存储器，CPU可以立即访问在各个处理器中的各个控制寄存器。在实际系统中的这类处理器的数量已经增至10-20个。

本发明要解决这样一个问题，该问题在设计一个能够执行运动估计(ME)和运动补偿(MC)的多功能协处理器时已得至共识。这些功能被运用于视频格式的转换系统中；这种系统的一些例子已经被G.de Haan，等人，在1993年10月的IEEETrans CSVT上发表的文章“True motion estimation with 3-D recursion blockbatching”，的第368.388页中描述。在像这样的复杂系统中，在共享总线上的主导带宽是主要设计问题，并且各个处理器应当在整个场或帧的处理的时隙级上维持同步。

发明内容

由此，最重要的是，本发明的一个目的是以允许直接的方式实施一个或多个处理器的可编程的延迟。因此现在，根据权利要求1的特征部分描述本发明的一个方面。延缓周期的包括将会稍微降低总线负载，从而将其余总线容量空出来，可应用于其它用途。

最好，如权利要求7所述的那样安排该编程装置。这是一个直接且硬件有效的解决方法。

附图说明

参考优选具体实施例，本发明这些和进一步的方面和优点将在下文中更详细的讨论。尤其是参考下列附图：

图1表示视频处理系统总框图；

图2表示体现本发明的多处理器芯片；

图3表示按照本发明的一个可编程视频处理器；

图4表示编程累加器的实施例；

图5表示一个表示干线传送数据的表，该干线传送数据用于标准大小的可缩放的像素块；

图6表示另一个表示在ME/MC期间用于实现这种可缩放性的数据速率的表。

具体实施方式

图1示出了一个视频处理系统总框图。在这种概念性的布置中，信号源，并且尤其是，视频源42、44，将提供为在输入通信设备41上处理的视频信息，该输入通信设备可以是在各种站之间的总线或另外的共享组织。部件20是一个处理芯片，这在下文中将更仔细的讨论，并且它将处理接收到的图像。为了这种实现，将芯片20连接于RAM 22上，RAM 22可以存储用于平滑处理从源42，44而来的高峰流的相应量的信息，并且事实可能是，还用于平滑处理来自视频用户46，48的高峰请求。后者将视频图像作为已经被芯片20处理过的视频图像使用。为了这种实现，部件20、46、48，通过输出通信设备45相互连接，输出通信设备45可以是一条总线或者以另外的方式在各站之间被共享。

图2示出了一个多处理器芯片，该各处理器芯片被设计成用于执行处理并且用其来体现本发明。除随机访问存储器22外，已经将该图的剩余部分压缩到单一固态芯片20中。在该芯片中，总线设备或芯片数据干线28和存储器22之间是通过主存储器接口24和总线仲裁器26实现接口的。另外的总线连接的子系统有视频输入接口30、基于存储器的伸缩器、视频输出接口34、中央处理单元38以及执行运动估计和运动补偿的处理器36。通过它们自身，M.E.和M.C是处理例如电影或动画片的多图像序列的共同特征，并且为了简洁起见，在此不讨论相关联的步骤。将上述应用于由处理器36提供的整个图像处理功能及其所需要的硬件和软件设备。

为了讨论在总线设备上数据传送的相关性，将考虑使用不同模式。现在，处理器36可以采用时分复用方式操作三个主要任务。首先，它计算可应用图像的动作向量(ME)，然后它对亮度信号(MC_Y)执行运动补偿，并且最后，它对色度信号(MC_UV)执行运动补偿。原则上，所关注的处理模块可以处理任意大小的图像，但是在该实施中最大吞吐量是60Hz的512*240像素或者可选的是50Hz的512*288像素的两个视频流。一个特定的标准化流、总计为60Hz的720*240像素，或者可选的是50Hz的720*288像素。

通过各种操作参数定义使用的实例。由于不能经常改变显示扫描格式，因此实际的显示模式确定必须执行哪一种转换，该转换通常是特定视频产品被设计好后的固定特性。为了确定实际的转换，显示模式有以下参数值。注意由CPU控制所有这些情况之间的选择和管理，这些选择和管理功能性中的一些甚至可以在运行期间被动态地改变。

适用的数据速率如下

50i/60i＝1倍速的数据速率

100i/120i＝2倍速的输入数据速率；

10p/120p＝4倍速的输入数据速率。

可缩放性模式允许该应用去实现图像质量和所用资源量之间的权衡，例如干线带宽和背景存储器的可使用量。这样就有效地控制了针对可利用的资源而获得的质量。各种可能性如下：

-frm-fld-fld，前一帧，当前场，和下一场；

-frm-fld，前一帧和下一场；

-fld-fld，前一场和当前场；

数据模式控制必须处理的视频量，例如只有一个主窗口，区别于用与画中画显示合成在一起的背景。各种可能性是：

-一个720像素宽的“标准”数据流

-两个512像素宽的“细”数据流

-可以落在最大值支持的图像大小之内的任何别的在该实施例中已经设计好的框图36具备下列特性：

-运动估计需要1024个周期来处理128×8个像素

-运动补偿需要1600个周期来处理128×8个像素

-时钟频率为150MHz。

图3示出了根据本发明的可编程视频处理器。在处理器50内有一个与如图2所示的那些子系统之类的其它子系统通信的接口。由内部局部总线60实现内部通信。与其相连接的各个站或设备是程序ROM 54、用于存储程序和/或数据的可编程的PROM 54、数据RAM 58，以及最后是将输入和输出都耦合到局部总线60上的处理元件56。

在处理元件中一个关键部件是寄存器堆57，像图示的那样可从总线60加载。可以直接推导出解决方法，为简洁起见已经忽略了各种其它控制、地址和数据互连线，由于对本领域技术人员来讲，它们常代表易懂的技术方案。关于图2的整体建立，数据输入和输出按功能连接到数据干线28上。该控制输入，包括寄存器堆57的传送(bading)通常由CPU 38馈送。CPU可以在寄存器堆57中设置各个位。将从共享存储器接收数据，由协处理元件对数据进行处理，将得到的结果存储在共享存储器中。典型地，处理构成参数化的数据管道，该数据管道从控制寄存器堆中读取它的处理参数。各个控制位的挂起，可以激活一个或多个数据的输入和/或输出。被执行的功能也取决于这些控制位。

图4示出了一个编程累加器的实施例。在这里，经第一个编号为70的线下载编程寄存器72。在时钟同步下，为了增加累加器寄存器76的内容，  向加法器74传递寄存器内容，内容通过互连78向后结合(retrocouple)。两个数据的总和被写回到累加器存储设备76中。现在，寄存器72的内容越多，来自累加器76的进位输出80产生进位信号的频率就越高。进位信号然后可以控制有效的时钟周期，以便随着这些时钟周期使本申请中的处理器执行图像处理。然而，在本申请的优选实施例中，进位信号将控制在其中没有进行任何有效数据处理的延缓周期。因此，出现进位信号的频率越高，将插入越多的延缓周期，有效地延迟协处理器处理数据。更倾向后一实施例的一个另外原因在于，它常允许由于导致延缓的其它因素而使进位信号ORED，所述其它因素例如在处理元件的输出中FIFO上溢或者在处理元件的输入中FIFO下溢。

图5是表示针对各种显示模式下在运动估计和运动补偿期间，用于128×8个像素的标准大小可缩放像素块的干线传送数据的表。运动估计和运动补偿要求大致相同的输入数据但却产生不同的输出数据，并且输出数据量也不同。很明显，总的变化在最右边栏约50％左右。

图6是表示在ME/MC期间用于这类缩放性的数据速率的另一个表，具体而言，其结果对应在ME/MC期间用于上文中提及的各种显示模式的干线带宽。在一个典型的系统中，存储器以166MHz的32位双数据速率运行，这导致理论上最大值的干线带宽：

(166*2*4)或者是大约1200M字节/T秒。

在ME期间，吞吐量需求为732M字节/秒。因此，这一带宽原则上应该持续地可利用，甚至在一个相对慢的50i/60i的系统里也是如此。另一方面，与需要更高显示速率的模式相比，人们会期望这种相对慢的系统应该能够以更低的速率运行。事实上，人们应该期望以几个额外时钟周期为代价放弃一定量的带宽。因此，本发明提供可编程的延迟设备，原因在于最优化依靠于实际显示模式。进一步的需求在于本发明介绍了一种设备用于为处理更小的图像节约带宽。

因此本发明将在协处理器数字电路中提供可编程延迟因数。对于延迟因数S，是任意≥1的实数，使下式保持成立：

·运动估计要求S*1024个周期来处理128*8个像素；

·运动补偿要求S*1600个周期来处理128*8个像素；

以管理显示运动的软件为基础，延迟因数将以这种方式容易地设定。一个优选实施例是通过累加器周期地累加一个合适操作数。每当累加器上溢，进位输出将增加。通过上溢/绕回(wrap)来控制进位输出，从而控制整个处理器的延缓。在下文中给出几个运动估计的具体实施例，将介绍用于运动补偿过剩的相似方法。

对于值S＝1.215，我们需要1024*1.215＝1244个周期来计算128*8个像素。这意味着在一个1244的周期间隔中我们需要延缓1244-1024＝220次。因而正确的程序设计会是x＝220/1244＝0.1768498。

对于值S＝16，我们需要1024*16＝16384个周期来计算128*8个像素。这意味着在一个16384的周期间隔中我们需要延缓16384-1024＝15360次。因而正确的程序设计是x＝15360/16384＝0.9375。显然，x＝(S-1)/S。实现一个长整型累加器寄存器将允许对需要的因数的准确程序设计。一个10位的累加器要由CPU设置参数N以控制可编程延迟：N＝round(1024*x)。对于上面的两个因数，将产生下列结果：

S＝1.215；x＝0.1768489；N＝181。

S＝16；   x＝0.9375；   N＝960。

各种其它的浮点型到整型转换也能用于产生延缓周期。相关的例子就是如此执行的，但却使用截断操作。

根据以上描述的可编程延缓的又一个优点是它允许其它的总线主站，例如带有比存储器优先权更低的其它协处理器，比该例子具有相对更小的缓冲器。特别是，在延缓处理器未访问总线的间隔中，周期性地允许较低优先权的主站临时地占有总线。事实上，该特点导致更小的IC区，并且本质上降低了制造成本。

本发明可编程处理延迟还考虑到另一个优点。如上文提及，导致延缓的其它因素可能存在，例如缓冲器上溢和/或下溢。还有另一个导致因素常用例如由其它协处理器经总线进行的加载中的极度干线等待时间表示。由于后面这些原因，一般仅仅可获得一个有限的时间预算。然而，如果超出了这一时间预算，按照本发明的协处理器将不能及时完成，这在现有技术系统中表示失败。

因此，根据本发明的一个优选实施例，当这些额外的延缓数，也就是说，不是当时所编程的延缓数，超出一个预定的阈值，就会产生一个额外的中断信号。这个额外的中断将开始一个反馈，该反馈可以降低与计划的延迟相关联的延迟系数。这可以通过修改延迟周期的重复性达到，例如通过寻址图3中寄存器文件57中另一个部件。另一个技术方法是通过让总线仲裁器分配更多的带宽给如本发明所述的协处理器。

事实上，硬件本身可以通过保证维持可编程的常量延缓速率而调整自身的延缓重复性。如果上述不能通过多余的干线等待时间来实现，硬件可以中断处理器。处理器然后可以通过对仲裁器重新编程以给仲裁器另一个分配参数值，以便给协处理器分配更多的带宽。还有另一种方法是修改协处理器的整个控制参数以拓展它的可缩放性，例如通过为运动补偿降回到三场模式以保证在可用的时间进度表内一切都得以计算。

本发明上述实施例是通过举例说明，而不是限制方式陈述的。因此，本领域技术人员应该认识到在不超出本发明范围的各种改变和修改，只要这种改变和修改由所附权利要求所覆盖。尤其是，该发明可以应用于使用信号处理的其他领域，例如应用于音频，图形等等。

Claims (14)

1.一种处理器，该处理器在时钟设备的控制下执行数字信号处理，以便使一个C有效时钟周期序列将作用于预定量的数字信号信息的处理操作，

所述处理器其特征在于带有编程装置，用于实现散置于所述有效时钟周期之间的可编程延缓时钟周期，以实现可编程延迟因数S，从而使修改数目的C*S总时钟周期数将作用于所述预定量的数字信号信息的处理。

2.如权利要求1所述的处理器，并且令所述编程装置控制采用至少基本是周期的方式进行的散置。

3.如权利要求1所述的处理器，有效地提供了一个协处理器并令控制处理器作为所述编程装置。

4.如权利要求3所述的处理器，其中所述协处理器和所述控制处理器通过总线相互连接到共享存储器设备上。

5.如权利要求4所述的处理器，其中所述协处理器、所述控制处理器和所述总线被安置在单一半导体芯片上，而所述共享存储器设备至少基本上在芯片外。

6.如权利要求1所述的处理器，并且被安排成执行至少两种不同的模式，模式的特征在于要求各个不同量的数据在各个不同比例的延缓时钟周期下被处理。

7.如权利要求1所述的处理器，通过浮点型到整型转换产生所述延缓周期。

8.如权利要求1所述的处理器，其中所述编程装置通过按数字N周期性的增量来驱动增量式存储设备，该数字N是符合N＝round(R*x)的所述因数S的函数，其中x＝(S-1)/S，R是存储设备的范围，并且其中存储装置的进位输出信号将产生延缓周期。

9.如权利要求1所述的处理器，其中所述编程装置驱动运算元件，该运算元件被安排用于执行关于被编程值的加法或减法运算，并且所述加法或减法运算将在第一情况下分别产生进位或借位信号，并且在第二种情况下分别不产生这种进位或借位信号，并且其中通过所述第一状态和第二状态之间的转变控制从延缓周期到有效处理周期的转变。

10.如权利要求5所述的处理器，其中在所述延缓周期期间的一个时间间隔中，允许至少另一个总线站而非协处理器占有总线。

11.如权利要求1所述的处理器，此外包括用于控制第二延缓周期的单元，并且包括用于检测额外数目的组合的所述可编程延缓周期和所述第二延缓周期的检测设备，并且所述的处理器具有由所述检测设备馈送的控制设备，用于修改所述的可编程延缓周期的重复性。

12.如权利要求11所述的处理器，其中所述检测设备被安排成用于产生中断信号。

13.如权利要求11所述的处理器，其中所述检测设备被安排成用于使总线仲裁器将更多的带宽分配给关注的协处理器。

14.如权利要求1所述的处理器，此外包括用于控制第二延缓周期的单元，并且包括用于检测额外数目的组合的所述可编程延缓周期和所述第二延缓周期的检测设备，所述的处理器具有控制设备，该控制设备由所述的检测设备馈送，用于通过拓展协处理器的可缩放性而修改该协处理器的一个或多个控制参数。

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