CN1519737A - 用于将处理器连接至总线的装置和方法 - Google Patents

Abstract

用于将处理器连接至总线的装置和方法。所述装置包括多路复用器，其中当接收来自所述处理器的表示连接至与所述处理器同步的同步数据总线的第一存储器的地址的地址信息时，接收来自所述处理器的第一数据，并将所接收的第一数据通过所述同步数据总线传送至所述第一存储器，或通过所述同步数据总线接收来自第一存储器的第二数据，并将所接收的第二数据传送至所述处理器，以及如果接收来自所述处理器的表示连接至与所述处理器不同步的异步数据总线的第二存储器的地址的地址信息，接收来自所述处理器的第三数据，将所述第三数据传送至缓冲区，或接收来自所述缓冲区的第四数据，并将所述第四数据传送至所述处理器。

Description

用于将处理器连接至总线的装置和方法

本申请要求2003年1月18日提交的韩国专利申请第2003-3471号的优先权，其全部内容包括在此作为参考。

技术领域

本发明涉及用于将处理器连接至总线的装置和方法。

背景技术

图1是相关技术双总线路径(dual bus path)系统的结构的方框图。所述相关技术双总线路径系统包括第一存储器11，输入装置12，处理器13，总线控制装置14，第二存储器15以及输出装置16。

所述第一存储器11是处理器13使用的用于操作的空间，所述第二存储器15是存储显示数据的空间。所述第一存储器11和第二存储器12连接至不同的总线。如果显示数据的数目大且仅存在一条总线，则该总线很容易达到传输容量的极限。因此，存在一条专门用于传送显示数据的附加总线。

目前，由于显示屏幕尺寸的增大和图象质量的提高，所以在显示装置中所需要的数据的数目也相应增长，甚至相关技术中用于显示的专用总线更容易达到传输容量的极限。提高总线的速度可以解决上述问题。然而，由于处理器时钟的关系，在速度的提高中存在极限，而且速度的提高增加了功率的消耗。此外，还需要设计其他外设，以使其能够在已提高的速度下运行。

发明内容

本发明提供一种通过与处理器同步的同步总线传送数据，且通过与所述处理器不同步的异步总线传送显示数据的装置及方法。

根据本发明的一方面，提供处理器总线连接装置，该装置包括多路复用器，当接收来自所述处理器的、表示连接至与所述处理器同步的同步数据总线的第一存储器的地址的地址信息时，该多路复用器接收来自所述处理器的第一数据，并将所接收的第一数据通过所述同步数据总线传送至所述第一存储器，或通过所述同步数据总线接收来自第一存储器的第二数据，并将所接收的第二数据传送至所述处理器；以及当接收来自所述处理器的、表示连接至与所述处理器不同步的异步数据总线的第二存储器的地址的地址信息时，该多路复用器接收来自所述处理器的第三数据，并将所述第三数据传送至缓冲区，或接收来自所述缓冲区的第四数据，并将所述第四数据传送至所述处理器。所述装置还包括缓冲区，所述缓冲区接收来自所述多路复用器的第三数据，存储所述第三数据，并将所存储的第三数据通过所述异步数据总线传送至所述第二存储器，或通过所述异步数据总线接收来自第二存储器的第四数据，存储所述第四数据，并将所存储的第四数据传送至所述多路复用器。

根据本发明的另一方面，提供多路复用装置，该装置包括：同步数据总线写单元，当表示连接至与处理器同步的同步数据总线的第一存储器的地址的地址信息由所述处理器提供，且表示向第一存储器中写入的请求的控制信息由所述处理器提供时，该同步数据总线写单元接收来自所述处理器的第一数据，并通过所述同步数据总线将所接收的第一数据传送至所述第一存储器；同步数据总线读单元，当表示第一存储器的地址的地址信息由所述处理器提供，且表示从第一存储器中读取的请求的控制信息由所述处理器提供时，该同步总线写单元通过所述同步数据总线接收来自所述第一存储器的第二数据，并将所接收的数据传送至所述处理器。该装置还包括缓冲区写单元，当表示连接至与处理器不同步的异步数据总线的第二存储器的地址的地址信息由所述处理器提供，且表示向第二存储器中写入的请求的控制信息由所述处理器提供时，该缓冲区写单元接收来自所述处理器的第三数据，并将所接收的第三数据传送至与所述异步数据总线连接的缓冲区；以及缓冲区读单元，当表示第二存储器的地址的地址信息由所述处理器提供，且表示从第二存储器中读取的请求的控制信息由所述处理器提供时，该缓冲区读单元接收来自所述缓冲区的第四数据，并将所接收的第四数据传送至所述处理器。

根据本发明的再一方面，提供缓冲装置，该装置包括：异步数据总线写单元，当表示向连接至与处理器不同步的异步数据总线的缓冲区中写入的请求的控制信息，由连接至所述处理器的多路复用器提供时，该异步数据总线写单元接收来自所述多路复用器的第三数据，存储该数据，并将所存储的第三数据通过所述异步数据总线传送至第二存储器；以及异步数据总线读单元，当表示从所述缓冲区中读取的请求的控制信息由所述多路复用器提供时，该异步数据总线读单元通过所述异步数据总线接收来自所述第二存储器的第四数据，存储该数据，并将所存储的第四数据传送至所述多路复用器。

根据本发明的又一方面，提供同步总线和异步总线路径系统，包括：处理器，该处理器从由处理器总线连接装置传送的输入数据中产生第一数据和第三数据，并将所产生的数据传送至所述处理器总线连接装置，或从第二数据或第四数据中产生输出数据，并将所产生的输出数据传送至所述处理器总线连接装置；以及所述处理器总线连接装置，该处理器总线连接装置通过同步总线接收来自输入装置的输入数据，并将所接收的输入数据传送至所述处理器，或接收来自所述处理器的第一数据，并通过所述同步数据总线将所接收的第一数据传送至所述第一存储器，或通过所述同步数据总线接收来自所述第一存储器的第二数据，并将所接收的第二数据传送至所述处理器，或接收来自所述处理器的第三数据，存储该数据，并通过所述异步总线将所存储的第三数据传送至第二存储器，或通过所述异步总线接收来自所述第二存储器的第四数据，存储该数据，并将所存储的第四数据传送至所述处理器，或接收来自所述处理器的输出数据，存储该数据，并通过所述异步数据总线将所存储的输出数据传送至输出装置。

根据本发明的更深一方面，提供处理器总线连接方法，包括：(a)当接收来自所述处理器的、表示连接至与所述处理器同步的同步数据总线的第一存储器的地址的地址信息时，接收来自所述处理器的第一数据，并将所接收的第一数据通过所述同步数据总线传送至所述第一存储器，或通过所述同步数据总线接收来自第一存储器的第二数据，并将所接收的第二数据传送至所述处理器；以及(b)当接收来自所述处理器的、表示连接至与所述处理器不同步的异步数据总线的第二存储器的地址的地址信息时，接收来自所述处理器的第三数据，传送所述第三数据，存储所传送的第三数据，并将所存储的第三数据通过所述异步数据总线传送至所述第二存储器，或通过所述异步数据总线接收来自第二存储器的第四数据，存储所述第四数据，传送所存储的第四数据，接收所传送的第四数据，并将所接收的第四数据传送至所述处理器。

根据本发明附加的一方面，提供多路复用方法，包括：(a)当表示连接至与所述处理器同步的同步数据总线的第一存储器的地址的地址信息由所述处理器提供，且表示向第一存储器中写入的请求的控制信息由所述处理器提供时，接收来自所述处理器的第一数据，并将所接收的第一数据通过所述同步数据总线传送至所述第一存储器；(b)当表示第一存储器的地址的地址信息由所述处理器提供，且表示从第一存储器中读取的请求的控制信息由所述处理器提供时，通过所述同步数据总线接收来自所述第一存储器的第二数据，并将所接收的数据传送至所述处理器；(c)当表示连接至与所述处理器不同步的异步数据总线的第二存储器的地址的地址信息由所述处理器提供，且表示向第二存储器中写入的请求的控制信息由所述处理器提供时，接收来自所述处理器的第三数据，并将所接收的第三数据传送至与所述异步数据总线相连接的缓冲区；以及(d)当表示第二存储器的地址的地址信息由所述处理器提供，且表示从第二存储器中读取的请求的控制信息由所述处理器提供时，接收来自所述缓冲区的第四数据，并将所接收的第四数据传送至所述处理器。

根据本发明的另一方面，提供缓冲方法，包括：(a)当表示向连接至与所述处理器不同步的异步数据总线的缓冲区中写入的请求的控制信息由连接至所述处理器的多路复用器提供时，接收来自所述多路复用器的第三数据，存储该数据，并将所存储的第三数据通过所述异步数据总线传送至第二存储器；以及(b)当表示从所述缓冲区中读取的请求的控制信息由所述多路复用器提供时，通过所述异步数据总线接收来自所述第二存储器的第四数据，存储该数据，并将所存储的第四数据传送至所述多路复用器。

根据本发明的另外一方面，提供同步总线和异步总线路径方法，包括：(a)接收来自用户的输入数据，并通过与所述处理器同步的同步总线传送所接收的输入数据；(b)通过所述同步数据总线接收所述输入数据，并传送所接收的输入数据；(c)从所传送的输入数据中产生第一数据或第三数据，并传送所产生的数据；(d)接收所述第一数据，通过所述同步数据总线将所接收的第一数据传送至第一存储器，或接收并存储第三数据，并通过与所述处理器不同步的异步总线将所存储的第三数据传送至第二存储器；(e)通过所述同步总线接收所述第一数据，并存储该数据；以及(f)通过所述异步总线接收所述第三数据，并存储该数据。

附图说明

本发明的上述目的和优点将通过参考附图对其典型实施例的详细描述变得更为显而易见：

图1是相关技术双总线路径系统的结构的框图；

图2是根据本发明典型实施例的同步总线和异步总线路径系统的结构的框图；

图3是图2中处理器总线连接装置的结构的详图；

图4是图3中多路复用器的结构的详图；

图5是图4中同步数据总线写单元的结构的详图；

图6是图4中同步数据总线读单元的结构的详图；

图7是图4中缓冲区写单元的结构的详图；

图8是图4中缓冲区读单元的结构的详图；

图9是图3中缓冲区的结构的详图；

图10是图9中异步数据总线写单元的结构的详图；

图11是图9中异步数据总线读单元的结构的详图；

图12是根据本发明典型实施例的处理器总线连接方法所执行的步骤的流程图；

图13是根据本发明典型实施例的多路复用方法的流程图；

图14是图13中步骤131，132和133的详细流程图；

图15是图13中步骤131，132和134的详细流程图；

图16是图13中步骤131，135和136的详细流程图；

图17是图13中步骤131，135和137的详细流程图；

图18是根据本发明典型实施例的缓冲方法所执行的步骤的流程图；

图19是图18中步骤181和182的详细流程图；

图20是图20中步骤181和183的详细流程图；

图21和22是根据本发明典型实施例的同步总线和异步总线路径方法所执行的步骤的流程图。

具体实施方式

参考图2，所述同步总线和异步总线路径系统包括处理器21，处理器总线连接装置25，桥式直接存取存储器(DMA)26，异步总线控制装置27，第二存储器28以及输出装置29。所述同步总线和异步总线路径系统通过与所述处理器21同步的同步总线，和与所述处理器21不同步的异步总线传送数据。同步总线控制装置22，第一存储器23以及输入装置24均连接至所述同步总线，且所述异步总线控制装置27，所述第二存储器以及所述输出装置29均连接至所述异步总线。所述处理器总线连接装置25和所述桥式DMA26均连接至所述同步总线和所述异步总线。取决于所述系统所应用的环境，所述输入装置24可以连接至所述异步总线，且所述输出装置29可以连接至所述同步总线。正如在当前实施例中所示，当所述输入装置24连接至所述同步总线，且所述输出装置29连接至所述异步总线时，这就意味着为了减少通过与所述处理器同步的同步总线所传送的数据的数目，数目较大的显示数据通过所述异步总线来传送，因此大多数情况下，所述输出装置是显示装置。

所述处理器21从通过所述处理器总线连接装置25传送的输入数据中产生第一数据或第三数据，并将所产生的数据传送至所述处理器总线连接装置25，或产生第二数据或第四数据，并将所产生的数据传送至所述处理器总线连接装置25。所述输入数据由用户通过诸如键盘，鼠标，通用串行总线(USB)或通用异步收发器(UART)之类的输入装置24输入。在当前实施例中，由于所述输入装置24连接至所述同步总线，所述输入数据通过所述同步总线传送至所述处理器总线连接装置25，且所述输入数据也被从所述处理器总线连接装置25再次传送到所述处理器21。根据用户的命令，所述处理器21处理输入数据从而产生第一数据或第三数据。然后，所述处理器21将所产生的数据传送到所述处理器总线连接装置25。所述第一数据表示将要通过所述同步数据总线传送到所述第一存储器23的数据，且所述第三数据表示将要通过所述异步总线传送到所述第二存储器28的数据。所述第二数据表示存储在第一存储器23中的数据，且所述第四数据表示存储在第二存储器28中的数据。所述第二数据通过所述同步总线被传送至所述处理器总线连接装置25，且所述第二数据也被从所述处理器总线连接装置25再次传送到所述处理器21。所述第四数据通过所述异步总线被传送至所述处理器总线连接装置25，且所述第四数据也被从所述处理器总线连接装置25再次传送到所述处理器21。根据用户的命令，所述处理器21处理所述第二数据或第四数据，从而产生输出数据。然后，所述处理器21将所述输出数据传送至所述处理器总线连接装置25。由于这只是一个实施例，根据所述用户的命令，可以处理所述第一或第三数据，从而产生输出数据。

所述处理器总线连接装置25将所述处理器21连接至所述同步总线或所述异步总线，从而使所述处理器21能够不考虑所述处理器21的时钟，自由的从所述第二存储器28中读取数据以及将数据写入所述第二存储器28。也就是说，如上所述的所述处理器总线连接装置25通过所述同步总线接收输入数据，并将所接收的输入数据传送至所述处理器21。同时，如上所述，所述处理器总线连接装置25从所述处理器21接收所述第一数据，并将所接收的第一数据通过所述同步总线传送至所述第一存储器23。而且，如上所述，所述处理器总线连接装置25通过同步数据总线接收来自第一存储器的第二数据，并将所接收的第二数据传送至所述处理器21。此外，如上所述，所述处理器总线连接装置25接收并存储来自处理器21的第三数据，并将所存储的第三数据通过所述异步总线传送至所述第二存储器。还有，如上所述，所述处理器总线连接装置25通过异步总线接收并存储来自第二存储器的第四数据，并将所存储的第四数据传送至所述处理器21。还有，如上所述，所述处理器总线连接装置25接收并存储来自所述处理器21的输出数据，并将所存储的输出数据通过所述异步总线，传送至所述输出装置29。

所述第一存储器23通过所述同步总线接收并存储来自所述处理器总线连接装置25的第一数据，或通过所述同步总线将所存储的第二数据传送至所述处理器总线连接装置25。因此，所述第一存储器可被认为是存储器，该存储器进行与所述处理器21相适应的操作，并存储所述系统的操作系统(OS)或关键作业程序。例如，可以使用随机存取存储器(RAM)、闪存或只读存储器(ROM)作为所述第一存储器。当将只能读取的ROM用作第一存储器时，所存储的第二数据可以通过所述同步总线被传送至所述处理器总线连接装置25，但无法接收和存储所述第一数据。在ROM中，存储诸如所述系统的OS之类的对系统的操作来说是必需的程序。

所述第二存储器28通过所述异步总线接收并存储来自所述处理器总线连接装置25的第三数据，或通过所述异步总线将所述第四数据传送至所述处理器总线连接装置25。与第一存储器相似，RAM和闪存等都可以用作第二存储器。

如上所述，所述输入装置24接收来自用户的输入数据，并通过同步总线，将所接收的输入数据传送至所述处理器总线连接装置25。所述输出装置29通过异步总线接收来自所述处理器总线连接装置25的输出数据，并将所接收的输出数据输出至所述用户，或通过所述异步总线接收来自所述第二存储器28的第三数据，并将所接收的第三数据输出给用户。大多数情况下，所接收的输出数据或所接收的第三数据均为显示数据。特别是在这种情况下，所述输出装置29是显示装置。同时，在第二存储器28存储显示数据的情况下，第二存储器28被认为是显示存储器。在大多数显示装置中，安装有二维(2D)图形加速器或三维(3D)图形加速器。所述2D图形加速器是硬件模块，该硬件模块执行通常由软件执行的显示2D图形数据的处理的部分。所述2D图形加速器减少所述处理器的负担，并提高所述运行速度。更进一步，所述3D图形加速器是硬件模块，该硬件模块在所述图形数据被显示时，将Z轴加至所述基本的X和Y轴以处理图形数据。也就是说，所述图形加速器接收来自处理器的命令，并通过执行所接收的命令，将显示数据写入所述第二存储器。对于所述图形加速器无法执行的那些命令，所述处理器执行这些命令，并独自将显示数据写入第二存储器。大多数情况下，将计数器(scaler)添加至显示装置。所述计数器将所述输出数据转换为适合于显示面板的尺寸的数据。

所述同步总线和异步总线分别运行。也就是说，当所述同步总线进行与所述处理器相适应的操作时，所述异步总线不考虑所述处理器的时钟来进行操作。因此，需要分别准备用于控制所述同步总线的装置和用于控制所述异步总线的装置。所述同步总线控制装置22起着允许使用所述同步总线的作用，以使大多数装置能够顺利的使用所述同步总线。同样地，所述异步总线控制装置27起着允许使用所述异步总线的作用，以使大多数装置能够顺利的使用所述异步总线。

当考虑所述同步总线控制装置22和所述异步总线控制装置27时，所述处理器总线连接装置25通过所述同步总线接收来自输入装置24的输入数据，其中所述同步总线控制装置22给输入装置24许可以便使用所述同步总线，且所述处理器总线连接装置25将所接收的输入数据传送至所述处理器21。同样，所述处理器总线连接装置25接收来自所述处理器21的第一数据，并通过所述同步总线将所接收的第一数据传送至第一存储器23，其中所述同步总线控制装置22给处理器总线连接装置25许可以便使用所述同步总线。更进一步，所述处理器总线连接装置25通过所述同步总线接收来自第一存储器23的第二数据，其中所述同步总线控制装置22给第一存储器23许可以便使用所述同步总线，并将所接收的第二数据传送至所述处理器21。此外，所述处理器总线连接装置25接收并存储来自所述处理器21的第三数据，并通过所述异步总线将所存储的第三数据传送至第二存储器28，其中所述异步总线控制装置27给处理器总线连接装置25许可以便使用所述异步总线。同时，所述处理器总线连接装置25通过所述异步总线，接收并存储来自第二存储器28的第四数据，其中所述异步总线控制装置27给第二存储器28许可以便使用所述异步总线。同时，所述处理器总线连接装置25接收并存储来自处理器21的输出数据，并通过异步总线将所存储的输出数据传送至所述输出装置，其中所述异步总线控制装置27给处理器总线连接装置25许可以便使用所述异步总线。

更进一步，所述第一存储器23通过所述同步总线接收并存储来自处理器总线连接装置25的第一数据，其中所述同步总线控制装置22给处理器总线连接装置25许可以便使用所述同步总线，或通过所述同步总线将所述第二数据传送至处理器总线连接装置25，其中所述同步总线控制装置22给第一存储器23许可以便使用所述同步总线。

另外，所述第二存储器28通过所述异步总线接收并存储来自所述处理器总线连接装置25的第一数据或第三数据，其中所述异步总线控制装置27给处理器总线连接装置25许可以便使用所述异步总线，或通过所述异步总线将所述第四数据传送至处理器总线连接装置25，其中所述异步总线控制装置27给第二存储器28许可以便使用所述异步总线。

更进一步，所述输入装置24接收来自用户的输入数据，并通过同步总线将所接收的输入数据传送至所述处理器总线连接装置25，其中所述同步总线控制装置22给输入装置24许可以便使用所述同步总线。所述输出装置29通过异步总线接收来自处理器总线连接装置25的输出数据，其中所述异步总线控制装置27给处理器总线连接装置25许可以便使用所述异步总线，并将所接收的输出数据输出给用户，或通过异步总线接收来自第二存储器28的第三数据，其中所述异步总线控制装置27给第二存储器28许可以便使用所述异步总线，并将所接收的第三数据输出给用户。

所述桥式DMA26通过同步总线接收来自第一存储器23的第二数据，并通过异步总线将所接收的第二数据传送至第二存储器28。同样，所述桥式DMA26通过异步总线接收来自第二存储器28的第四数据，并通过同步总线将所接收的第四数据传送至第一存储器23。由于所述桥式DMA26以DMA方法传送数据，因而所述桥式DMA26直接在第一存储器23和第二存储器28之间传送数据，而不需要通过所述处理器21。此外，所述桥式DMA26能够直接在第一存储器23和第二存储器28之间，以及所述输入装置24和输出装置29之间传送数据。例如，如果所述第一存储器用于存储显示数据中的视频数据，且第二存储器用于存储图形数据，则第一存储器中存储的视频数据通过所述桥式DMA传送至第二存储器，然后被显示。另外，如果使用第一存储器作为工作空间的应用需要存储在第二存储器中的数据，那么存储在第二存储器中的数据能够通过所述桥式DMA传送至第一存储器。

当考虑所述桥式DMA26时，所述第一存储器23通过同步总线接收并存储来自所述处理器总线连接装置25的第一数据，或通过同步总线接收并存储来自所述桥式DMA26的第四数据。同样，所述第一存储器23通过同步总线将所述第二数据传送至所述处理器总线连接装置25或所述桥式DMA26。同样，所述第二存储器28通过异步总线接收并存储来自所述处理器总线连接装置25的第三数据，或通过异步总线接收并存储来自所述桥式DMA26的第二数据。同样，所述第二存储器28通过异步总线将第四数据传送至所述处理器总线连接装置25或所述桥式DMA26。此外，所述输出装置29通过异步总线接收输出数据，并将所接收的输出数据传送给用户，或通过异步总线接收来自第二存储器的第三数据，并将所接收的第三数据输出给用户，或通过异步总线接收来自所述桥式DMA26的第一数据，并将所接收的第一数据输出给用户。

图3是诸如图2的处理器总线连接装置25之类的处理器总线连接装置的结构的详图。

所述处理器总线连接装置32包括多路复用器321和缓冲区322。

如果处理器希望将数据写入存储器或从存储器读取数据，则应输入表示数据存储在存储器中的位置地址的地址信息，和表示所述操作是读取或写入的控制信息。同时，由于存在许多与所述处理器进行数据通信的外设，因此，使用了作为所述处理器和多个外设的公共传送信道的总线。通常，数据通过数据总线进行传送，控制信息通过控制总线进行传送，而地址信息通过地址总线进行传送。由于本发明涉及在显示数据的数目较大时，不考虑处理器的时钟来显示数据，因此，所给出的说明将局限于所述数据总线。然而，这并不意味着限制本发明的应用，本发明也可应用于所述控制总线和地址总线。

总线控制装置通过将每一外设所传送的数据和要传送给每一外设的数据分类，来控制处理器和多个外设之间的通信量，以使数据能够顺利的在处理器和外设之间进行传送。当所述处理器通过总线与外设进行数据通信时，控制信息和地址信息均基于处理器的时钟被传送和接收，因此，所述处理器、所述总线、所述总线控制装置和所述外设应与所述时钟同步。根据本发明，为了减少总线的负担，且不考虑处理器的时钟进行操作，所述第二存储器或输出装置被连接至与处理器不同步的所述异步数据总线。所述数据通过同步数据总线还是通过异步数据总线进行传送，是由数据的目的地，即从处理器输出的地址信息，来确定的。

如果所述多路复用器321接收来自处理器31的地址信息，所述地址信息表示连接至与处理器31同步的所述同步数据总线的第一存储器的地址，则所述多路复用器321接收来自处理器31的第一数据，并通过同步数据总线将所接收的第一数据传送至第一存储器，或通过同步数据总线接收来自第一存储器的第二数据，并将所接收的第二数据传送至处理器31。如果所述多路复用器321接收来自处理器31的地址信息，所述地址信息表示连接至与处理器31不同步的所述异步数据总线的第二存储器的地址，则所述多路复用器321接收来自处理器31的第三数据，并将所述数据传送至缓冲区322，或接收来自缓冲区322的第四数据，并将所述数据传送至处理器31。如上所述，由于数据能够如相关技术中所示，从连接至所述同步数据总线的第一存储器中读取或写入，而没有使用附加装置，所述处理器被直接连接至所述同步数据总线。然而，由于数据不能从连接至与所述处理器的时钟一致的异步数据总线的第二存储器中读取或写入，则在所述处理器31和所述异步数据总线之间设置缓冲区322。

所述缓冲区322接收并存储来自多路复用器321的第三数据，并通过异步数据总线将所存储的第三数据传送至第二存储器，或通过异步数据总线接收并存储来自第二存储器的第四数据，并将所存储的第四数据传送至多路复用器321。如上所述，由于所述异步数据总线不考虑处理器31的数据输入/输出速度进行操作，因此，所述处理器31不能直接连接至用于数据传送的所述异步数据总线。于是，设置缓冲区322，以使所述第三数据或第四数据能够不考虑处理器31的时钟，通过所述异步数据总线进行传送。

图4是类似于图3中多路复用器321的多路复用器的结构的详图。

所述多路复用器42包括同步数据总线写单元421，同步数据总线读单元422，缓冲区写单元423和缓冲区读单元424。

如果所述同步数据总线写单元421接收来自处理器41的地址信息，所述地址信息表示连接至与处理器41同步的所述同步数据总线的第一存储器的地址，并接收来自处理器41的控制信息，所述控制信息表示向第一存储器中进行写入的请求，则所述同步数据总线写单元421接收来自处理器41的第一数据，并通过同步数据总线将所接收的第一数据传送至第一存储器。由于表示连接至所述同步数据总线的第一存储器的地址的地址信息由处理器41提供，因此，可认为应通过所述同步数据总线进行数据传送或接收，且由于表示向第一存储器中进行写入的请求的控制信息由处理器41提供，因此，可认为所述数据应被传送至第一存储器。

如果所述同步数据总线读单元422接收来自处理器41的地址信息，所述地址信息表示第一存储器的地址，并接收来自处理器41的控制信息，所述控制信息表示从第一存储器中进行读取的请求，则所述同步数据总线读单元422通过同步数据总线接收来自第一存储器的第二数据，并将所接收的数据传送至处理器41。由于表示连接至所述同步数据总线的第一存储器的地址的地址信息由处理器41提供，因此，可认为应通过所述同步数据总线进行数据传送或接收，且由于表示从第一存储器中进行读取的请求的控制信息由处理器41提供，因此，可认为能够从第一存储器接收所述数据。

如果缓冲区写单元423接收来自处理器41的地址信息，所述地址信息表示连接至与处理器41不同步的所述异步数据总线的第二存储器的地址，并接收来自处理器41的控制信息，所述控制信息表示向第二存储器中进行写入的请求，则所述缓冲区写单元423接收来自处理器41的第三数据，并将所接收的第三数据传送至连接至所述异步数据总线的缓冲区43。由于表示连接至所述异步数据总线的第二存储器的地址的地址信息由处理器41提供，因此，可认为应通过所述异步数据总线进行数据传送或接收，且由于表示向第二存储器中进行写入的请求的控制信息由处理器41提供，而且数据不能直接传送至所述第二存储器，因此，可认为所述数据应被传送至连接至异步数据总线的缓冲区43。

如果缓冲区读单元424接收来自处理器41的地址信息，所述地址信息表示第二存储器的地址，并接收表示从第二存储器中进行读取的请求的控制信息，则缓冲区读单元424接收来自缓冲区43的第四数据，并将所接收的第四数据传送至处理器41。由于表示连接至所述异步数据总线的第二存储器的地址的地址信息由处理器41提供，因此，可认为应通过所述异步数据总线进行数据传送或接收，且由于表示从第二存储器中进行读取的请求的控制信息由处理器41提供，并且来自第二存储器的数据不能被直接接收，因此，可认为应通过连接至所述异步数据总线的缓冲区43接收所述数据。

图5是诸如图4的同步数据总线写单元的结构的详图。

所述同步数据总线写单元包括同步数据总线使用请求单元51，同步处理器数据传送请求单元52，同步处理器数据接收单元53和同步数据总线数据传送单元54。

如果所述同步数据总线使用请求单元51接收来自处理器的、表示第一存储器的地址的地址信息，则所述同步数据总线使用请求单元51产生表示使用所述同步数据总线的请求的控制信息，并将该控制信息传送至控制所述同步数据总线的所述同步数据总线控制装置。如果表示第一存储器的地址的地址信息由处理器提供，则数据应通过所述同步数据总线传送或接收，因此，首先应检查是否有任一其他装置使用所述同步数据总线。为此，所述同步数据总线使用请求单元51产生表示使用所述同步数据总线的请求的控制信息，并将所述控制信息传送至控制所述同步数据总线的所述同步数据总线控制装置。如果所述同步数据总线控制装置接收表示使用所述同步数据总线的请求的控制信息，所述同步数据总线控制装置检查所述同步数据总线是否在被使用。如果所述同步数据总线在被使用，所述同步数据总线控制装置产生并传送表示关于使用的否定回答的控制信息，且如果所述同步数据总线未被使用，则产生并传送表示关于使用的肯定回答的控制信息。

如果所述同步处理器数据传送请求单元52接收来自同步数据总线控制装置的、表示关于同步数据总线的使用的肯定回答的控制信息，并接收来自处理器的、表示向第一存储器中进行写入的请求的控制信息，则所述同步处理器数据传送请求单元52产生表示传送所述第一数据的请求的控制信息，并将所述控制信息传送至所述处理器。由于表示关于所述同步数据总线的使用的肯定回答的控制信息由所述同步数据总线控制装置提供，因此，可认为所述同步数据总线未被使用。这时，如果所述同步处理器数据传送请求单元52接收来自所述处理器的，表示向第一存储器中写入的请求的控制信息，则所述同步处理器数据传送请求单元52产生输出数据的请求，即表示传送所述第一数据的请求的控制信息，并将该控制信息传送至所述处理器。如果所述处理器接收表示传送所述第一数据的请求的控制信息，则所述处理器准备输出所述第一数据，且如果已准备好，则产生并传送表示关于所述第一数据的传送的肯定回答的控制信息。

如果所述同步处理器数据接收单元53接收来自所述处理器的、表示所述关于第一数据的传送的肯定回答的控制信息，则所述同步处理器数据接收单元53接收来自所述处理器的第一数据。由于所述同步处理器数据接收单元53接收来自所述处理器的、表示关于所述第一数据的传送的肯定回答的控制信息，因此，可认为其后，所述处理器将传送所述第一数据。所述同步处理器数据接收单元53准备接收所述第一数据，且如果所述第一数据到达，则接收所述第一数据。

所述同步数据总线数据传送单元54将由所述同步处理器数据接收单元53接收的所述第一数据，通过所述同步数据总线传送至所述第一存储器。

图6是图4中同步数据总线读取单元的结构的详图。

所述同步数据总线读取单元包括同步数据总线使用请求单元61，第一存储器数据传送请求单元62，同步数据总线数据接收单元63和同步处理器数据传送单元64。

如果所述同步数据总线使用请求单元61接收来自处理器的表示第一存储器的地址的地址信息，则所述同步数据总线使用请求单元61产生使用同步数据总线的请求，并将该请求送至控制同步数据总线的同步数据总线控制装置。如果表示第一存储器的地址的地址信息由所述处理器提供，则数据应通过所述同步数据总线来进行传送或接收，且因此，首先应检查是否有任一其他装置使用所述同步数据总线。为此，产生表示使用所述同步数据总线的请求的控制信息，并将所述控制信息传送至控制所述同步数据总线的所述同步数据总线控制装置。如果所述同步数据总线控制装置接收表示使用所述同步数据总线的请求的控制信息，则所述同步数据总线控制装置检查所述同步数据总线是否被使用。如果其他装置使用了所述同步数据总线，则所述同步数据总线控制装置产生并传送表示关于使用的否定回答的控制信息，且如果所述同步数据总线未被使用，则产生并传送表示关于使用的肯定回答的控制信息。

如果所述第一存储器数据传送请求单元62接收来自同步数据总线控制装置的、表示关于同步数据总线的使用的肯定回答的控制信息，并接收来自处理器的、表示从第一存储器中进行读取的请求的控制信息，则所述第一存储器数据传送请求单元62产生并传送表示传送所述第二数据的请求的控制信息。由于表示关于所述同步数据总线的使用的肯定回答的控制信息由所述同步数据总线控制装置提供，因此，可认为所述同步数据总线未被使用。这时，如果所述第一存储器数据传送请求单元62接收来自所述处理器的、表示从第一存储器中读取的请求的控制信息，则所述第一存储器数据传送请求单元62产生并传送输出数据的请求，即表示传送所述第二数据的请求的控制信息，并将该控制信息传送至所述第一存储器。如果所述第一存储器接收表示传送所述第二数据的请求的控制信息，则所述第一存储器准备输出所述第二数据，且如果已准备好，则产生并传送表示关于所述第二数据的传送的肯定回答的控制信息。

如果所述同步数据总线数据接收单元63接收来自所述第一存储器的、表示关于所述第二数据的传送的肯定回答的控制信息，则所述同步数据总线数据接收单元63通过所述同步数据总线接收来自所述第一存储器的第二数据。由于所述同步数据总线数据接收单元63接收来自所述第一存储器的、表示关于所述第二数据的传送的肯定回答的控制信息，因此，可认为其后，所述第一存储器将传送所述第二数据。所述同步数据总线数据接收单元63准备接收所述第二数据，且如果所述第二数据到达，则接收所述第二数据。

所述同步处理器数据传送单元64将由同步数据总线数据接收单元63接收的第二数据传送至处理器。

图7是图4中缓冲区写单元的结构的详图。

所述缓冲区写单元包括缓冲区写请求单元71，异步处理器数据传送请求单元72，异步处理器数据接收单元73和一缓冲区数据传送单元74。

如果所述缓冲区写请求单元71接收来自处理器的、表示第二存储器的地址的地址信息，并接收来自处理器的、表示向第二存储器中写入的请求的控制信息，则所述缓冲区写请求单元71产生表示向缓冲区中写入的请求的控制信息，并将该控制信息传送至与所述异步总线连接的缓冲区。如果表示第二存储器的地址的地址信息和表示向第二存储器中写入的请求的控制信息均由所述处理器提供，则所述数据应通过所述异步数据总线传送至所述第二存储器，且因此，首先应检查所述缓冲区是否为空。为实现上述目的，所述缓冲区写请求单元71产生表示向缓冲区中写入的请求的控制信息，并将该控制信息传送至所述缓冲区。如果所述缓冲区接收表示向缓冲区中写入的请求的控制信息，则所述缓冲区检查所述缓冲区是否为空。如果所述缓冲区非空，则所述缓冲区产生并传送表示关于写入的否定回答的控制信息，且如果所述缓冲区为空，则产生并传送表示关于写入的肯定回答的控制信息。

如果所述异步处理器数据传送请求单元72接收来自所述缓冲区的、关于向所述缓冲区中写入的肯定回答，则所述异步处理器数据传送请求单元72产生表示传送第三数据的请求的控制信息，并将该控制信息传送至所述处理器。由于表示关于向所述缓冲区中写入的肯定回答的控制信息由所述缓冲区提供，因此，可认为所述缓冲区为空。这时，所述异步处理器数据传送请求单元72产生输出数据的请求，即表示传送所述第三数据的请求的控制信息，并将该控制信息传送至所述处理器。如果所述处理器接收表示传送所述第三数据的请求的控制信息，则所述处理器准备输出所述第三数据，且如果已准备好，则产生并传送表示关于第三数据的传送的肯定回答的控制信息。

如果所述异步处理器数据接收单元73接收来自处理器的、表示关于第三数据的传送的肯定回答的控制信息，则所述异步处理器数据接收单元73接收来自处理器的第三数据。由于所述异步处理器数据接收单元73接收来自所述处理器的、表示关于所述第三数据的传送的肯定回答的控制信息，因此，可认为其后，所述处理器将传送所述第三数据。所述异步处理器数据接收单元73准备接收所述第三数据，且如果所述第三数据到达，则接收所述第三数据。

所述缓冲区数据传送单元74将由所述异步处理器数据接收单元73接收的所述第三数据，传送至所述缓冲区。

图8是图4中缓冲区读单元的结构的详图。

所述缓冲区读单元包括缓冲区读请求单元81，缓冲区数据传送请求单元82，缓冲区数据接收单元83和异步处理器数据传送单元84。

如果所述缓冲区读请求单元81接收来自所述处理器的表示第二存储器的地址的地址信息，并接收来自处理器的表示从第二存储器中读取的请求的控制信息，则所述缓冲区读请求单元81产生表示从缓冲区中读取的请求的控制信息，并将该控制信息传送至与异步数据总线连接的缓冲区。如果表示第二存储器的地址的地址信息与表示从第二存储器中读取的请求的控制信息均由所述处理器提供，则将通过所述异步数据总线，接收来自第二存储器的数据，因此，应首先检查所述缓冲区是否存储了数据。为实现上述目的，所述缓冲区读请求单元81产生表示从缓冲区中读取的请求的控制信息，并将该控制信息传送至所述缓冲区。如果所述缓冲区接收表示从缓冲区中读取的请求的控制信息，则所述缓冲区检查该数据是否存储在所述缓冲区中。如果所述数据并未存储在缓冲区中，则所述缓冲区产生并传送表示关于读取的否定回答的控制信息，且如果所述数据存储在缓冲区中，则产生并传送表示关于读取的肯定回答的控制信息。

如果所述缓冲区数据传送请求单元82接收来自所述缓冲区的、表示关于从所述缓冲区读取的肯定回答，则所述缓冲区数据传送请求单元82产生表示传送第四数据的请求的控制信息，并将该控制信息传送至所述缓冲区。由于表示关于从所述缓冲区读取的肯定回答的控制信息由所述缓冲区提供，因此，可认为所述数据存储在所述缓冲区中。这时，所述缓冲区数据传送请求单元82产生输出数据的请求，即表示传送所述第四数据的请求的控制信息，且将该控制信息传送至所述缓冲区。如果所述缓冲区接收表示传送所述第四数据的请求的控制信息，则所述缓冲区准备输出所述第四数据，且如果已准备好，则产生并传送表示关于第四数据的传送的肯定回答的控制信息。

如果所述缓冲区数据接收单元83接收来自缓冲区的、表示关于第四数据的传送的肯定回答的控制信息，则所述缓冲区数据接收单元83接收来自缓冲区的第四数据。由于所述缓冲区数据接收单元83接收来自所述缓冲区的、表示关于所述第四数据的传送的肯定回答的控制信息，因此，可认为其后，所述缓冲区将传送所述第四数据。所述缓冲区数据接收单元83准备接收所述第四数据，且如果所述第四数据到达，则接收所述第四数据。

所述异步处理器数据传送单元84将由所述缓冲区数据接收单元83接收的所述第四数据，传送至所述处理器。

图9是图3中缓冲区的结构的详图。

所述缓冲区包括异步数据总线写单元921和异步数据总线读单元922。

如果所述异步数据总线写单元921从连接至所述处理器的所述多路复用器中接收表示向连接至所述异步数据总线的所述缓冲区中写入的请求的控制信息，其中所述异步数据总线与所述处理器不同步，所述异步数据总线写单元921接收并存储来自所述多路复用器的第三数据，并将所存储的第三数据通过所述异步数据总线传送至第二存储器。由于表示向连接至所述异步数据总线的所述缓冲区中写入的请求的控制信息由所述多路复用器91提供，因此，可认为该数据应传送至与异步数据总线连接的所述第二存储器。

如果所述异步数据总线读单元922接收来自所述多路复用器的、表示从所述缓冲区中读取的请求的控制信息，则所述异步数据总线读单元922通过异步数据总线接收来自第二存储器的第四数据，存储所述第四数据，并将所存储的第四数据传送至所述多路复用器。由于表示从连接至异步数据总线的缓冲区中读取的请求的控制信息由所述多路复用器提供，因此，可认为来自连接至所述异步数据总线的第二存储器的数据将被接收。

图10是图9中异步数据总线写单元的结构的详图。

所述异步数据总线写单元包括多路复用器数据传送请求单元101，多路复用器数据接收存储单元102，异步数据总线使用请求单元103和异步数据总线数据传送单元104。

如果所述多路复用器数据传送请求单元101接收来自连接至处理器的多路复用器的、表示向缓冲区中写入的请求的控制信息，且存在足够的空间来存储第三数据，则所述多路复用器数据传送请求单元101产生表示传送第三数据的请求的控制信息，并将该控制信息传送至所述多路复用器。如果表示向所述缓冲区中写入的请求的控制信息由所述多路复用器提供，则应首先检查缓冲区中的空间是否能够存储希望向缓冲区中写入的第三数据。如果所述缓冲区存在能够存储第三数据的空间，则所述多路复用器数据传送请求单元101产生表示关于向缓冲区写入的肯定回答的控制信息，并将该控制信息传送至所述多路复用器。如果所述多路复用器接收关于向缓冲区写入的肯定回答的控制信息，则所述多路复用器产生输出数据的请求，即表示传送第三数据的请求的控制信息，并将该控制信息传送至所述处理器。如果所述处理器传送所述第三数据，则所述多路复用器接收所述第三数据，并将其传送至所述缓冲区。

所述多路复用器数据接收存储单元102接收并存储来自多路复用器的所述第三数据。

如果第三数据存储在多路复用器数据接收存储单元102中，则异步数据总线使用请求单元103产生表示使用所述异步数据总线的请求的控制信息，并将该控制信息传送至控制所述异步数据总线的异步数据总线控制装置。如果完成将第三数据存储在多路复用器数据接收存储单元102中，则应通过所述异步数据总线传送所述数据，因此，首先应检查是否有任一其他装置使用所述异步数据总线。为此，所述异步数据总线使用请求单元103产生表示使用所述异步数据总线的请求的控制信息，并将所述控制信息传送至控制所述异步数据总线的异步数据总线控制装置。如果所述异步数据总线控制装置接收表示使用所述异步数据总线的请求的控制信息，则所述异步数据总线控制装置检查所述异步数据总线是否正被使用。如果所述异步数据总线正被使用，则所述异步数据总线控制装置产生并传送表示关于使用的否定回答的控制信息，且如果所述异步数据总线被未使用，则产生并传送表示关于使用的肯定回答的控制信息。

如果所述异步数据总线数据传送单元104接收来自异步数据总线控制装置的、表示关于异步数据总线的使用的肯定回答的控制信息，则所述异步数据总线数据传送单元104通过异步数据总线，将存储在多路复用器数据接收存储单元中的第三数据传送至所述第二存储器。

图11是图9中异步数据总线读单元的结构的详图。

所述异步数据总线读单元包括异步数据总线使用请求单元111，异步数据总线数据传送请求单元112，异步数据总线数据接收存储单元113和多路复用器数据传送单元114。

如果异步数据总线使用请求单元111接收来自连接至处理器的多路复用器的、表示从缓冲区读取的请求的控制信息，且存在存储第四数据的空间，则所述异步数据总线使用请求单元111产生表示使用异步数据总线的请求的控制信息，并将该控制信息传送至控制所述异步数据总线的异步数据总线控制装置。如果表示从所述缓冲区中读取的请求的控制信息由所述多路复用器提供，则应首先检查缓冲区中的空间是否能够存储希望向缓冲区中写入的第四数据。如果所述缓冲区存在能够存储第三数据的空间，则数据应通过所述异步数据总线接收，因此，应首先检查是否有任一其他装置使用所述异步数据总线。为此，所述异步数据总线使用请求单元111产生表示使用所述异步数据总线的请求的控制信息，并将所述控制信息传送至控制所述异步数据总线的异步数据总线控制装置。如果所述异步数据总线控制装置接收表示使用所述异步数据总线的请求的控制信息，则所述异步数据总线控制装置检查所述异步数据总线是否正被使用。如果所述异步数据总线正被使用，则所述异步数据总线控制装置产生并传送表示关于使用的否定回答的控制信息，如果未使用所述异步数据总线，则产生并传送表示关于使用的肯定回答的控制信息。

如果异步数据总线数据传送请求单元112接收来自所述异步数据总线控制装置的、表示关于所述异步数据总线的使用的肯定回答的控制信息，则所述异步数据总线数据传送请求单元112产生表示传送第四数据的请求的控制信息，并将该控制信息传送至所述异步数据总线控制装置。

如果异步数据总线数据接收存储单元113接收来自所述异步数据总线控制装置的、表示关于第四数据的传送的肯定回答，则所述异步数据总线数据接收存储单元113通过所述异步数据总线接收并存储来自第二存储器的第四数据。

如果第四数据存储在异步数据总线数据接收存储单元113中，则多路复用器数据传送单元114产生并传送表示关于从缓冲区读取的肯定回答的控制信息，且如果表示传送第四数据的请求的控制信息由多路复用器提供，则多路复用器数据传送单元114产生并传送表示关于第四数据的传送的肯定回答的控制信息，并传送存储在异步数据总线数据接收存储单元113中的第四数据。如果所述多路复用器接收表示关于从缓冲区读取的肯定回答的控制信息，则所述多路复用器产生输出数据的请求，即表示传送第四数据的请求的控制信息，并将该控制信息传送至所述缓冲区。如果所述缓冲区传送所述第四数据，则所述多路复用器接收所述第四数据，并将所述第四数据传送至处理器。

图12是根据本发明典型实施例的处理器总线连接方法所执行的步骤的流程图。

如果在步骤121中，表示连接至与处理器同步的同步数据总线的第一存储器的地址的地址信息由所述处理器提供，则在步骤122中，来自处理器的第一数据被接收，且所接收的数据通过同步数据总线被传送至第一存储器，或在步骤123中，来自第一存储器的第二数据通过同步数据总线被接收，且所接收的第二数据被传送至所述处理器。

如果在步骤121中，表示连接至与所述处理器不同步的异步数据总线的第二存储器的地址的地址信息由所述处理器提供，则在步骤124中，来自处理器的第三数据被接收和传送，且在步骤125中，所传送的第三数据被存储并通过异步数据总线传送至第二存储器，或在步骤126中，通过所述异步数据总线接收并存储来自第二存储器的第四数据，并传送所存储的第四数据，且在步骤127中，接收所传送的第四数据并将其传送至所述处理器。

图13是根据本发明典型实施例的多路复用方法的流程图。

如果在步骤131中，表示连接至与所述处理器同步的同步数据总线的第一存储器的地址的地址信息由所述处理器提供，且在步骤132中表示向第一存储器中写入的请求的控制信息由所述处理器提供，则在步骤133中，来自处理器的第一数据被接收，且所接收的第一数据通过同步数据总线传送至第一存储器。

如果在步骤131中，表示第一存储器的地址的地址信息由所述处理器提供，且在步骤132中，表示从第一存储器中读取的请求的控制信息由所述处理器提供，则在步骤134中，通过所述同步数据总线接收来自第一存储器的第二数据，且所接收的数据传送至所述处理器。

如果在步骤131中，表示连接至与所述处理器不同步的异步数据总线的第二存储器的地址的地址信息由所述处理器提供，且在步骤135中，表示向第二存储器中写入的请求的控制信息由所述处理器提供，则在步骤136中，来自处理器的第三数据被接收，且所接收的第三数据被传送至与所述异步数据总线连接的缓冲区。

如果在步骤131中，表示第二存储器的地址的地址信息由所述处理器提供，且在步骤135中，表示从第二存储器中读取的请求的控制信息由所述处理器提供，则在步骤137中，来自缓冲区的第四数据被接收，且所接收的第四数据被传送至所述处理器。

图14是图13中步骤131，132和133的详细流程图。

如果在步骤141中，表示第一存储器的地址的地址信息由所述处理器提供，则在步骤142中，产生表示使用所述同步数据总线的请求的控制信息，并将其传送至控制所述同步数据总线的同步数据总线控制装置。

然后，如果在步骤143中，表示关于同步数据总线的使用的肯定回答的控制信息由同步数据总线控制装置提供，且在步骤144中，表示向第一存储器中写入的请求的控制信息由所述处理器提供，则在步骤145中，产生表示传送所述第一数据的请求的控制信息，并将其传送至处理器。通常，所述处理器同时输出地址信息和控制信息，因此，步骤141和144可以同时执行。

然后，如果在步骤146中，表示关于第一数据的传送的肯定回答的控制信息由所述处理器提供，则在步骤147中，接收来自处理器的第一数据。然后在步骤148中，所接收的第一数据通过所述同步数据总线被传送至第一存储器。

图15是图13中步骤131，132和134的详细流程图。

如果在步骤151中，表示第一存储器的地址的地址信息由所述处理器提供，则在步骤152中，产生使用所述同步数据总线的请求，并将其传送至控制所述同步数据总线的同步数据总线控制装置。然后，如果在步骤153中，表示关于同步数据总线的使用的肯定回答的控制信息由同步数据总线控制装置提供，且在步骤154中，表示从第一存储器中读取的请求的控制信息由所述处理器提供，则在步骤155中，产生表示传送所述第二数据的请求的控制信息，并将其传送至第一存储器。通常，所述处理器同时输出地址信息和控制信息，因此，步骤151和154可以同时执行。然后，如果在步骤156中，表示关于第二数据的使用的肯定回答的控制信息由第一存储器提供，则在步骤157中，通过所述同步数据总线接收来自第一存储器的第二数据。然后在步骤158中，所接收的第二数据被传送至处理器。

图16是图13中步骤131，135和136的详细流程图。

如果在步骤161中，表示第二存储器的地址的地址信息由所述处理器提供，且在步骤162中，表示向第二存储器中写入的请求的控制信息由所述处理器提供，则在步骤163中，产生表示向缓冲区中写入的请求的控制信息，并将其传送至与所述异步总线连接的缓冲区。通常，所述处理器同时输出地址信息和控制信息，因此，步骤161和162可以同时执行。然后，如果在步骤164中，表示关于向第一存储器写入的肯定回答的控制信息由所述缓冲区提供，则在步骤165中，产生表示传送所述第三数据的请求的控制信息，并将其传送至处理器。然后，如果在步骤166中，表示关于第三数据的传送的肯定回答的控制信息由处理器提供，则在步骤167中，接收来自处理器的第三数据。然后，在步骤168中，所接收的第三数据被传送至缓冲区。

图17是图13中步骤131，135和137的详细流程图。

如果在步骤172中，表示从第二存储器中读取的请求的控制信息由所述处理器提供，则在步骤173中，产生表示从缓冲区中读取的请求的控制信息，并将其传送至与所述异步数据总线连接的缓冲区。通常，所述处理器同时输出地址信息和控制信息，因此，步骤171和172可以同时执行。然后，如果在步骤174中，表示关于缓冲区的读取的肯定回答的控制信息由所述缓冲区提供，则在步骤175中，产生表示传送所述第四数据的请求的控制信息，并将其传送至缓冲区。然后，如果在步骤176中，表示关于第四数据的传送的肯定回答的控制信息由缓冲区提供，则在步骤177中，接收来自缓冲区的第四数据。然后在步骤178中，所接收的第四数据被传送至处理器。

图18是根据本发明典型实施例的缓冲方法所执行的步骤的流程图。如果在步骤181中，表示向连接至与所述处理器不同步的所述异步数据总线的缓冲区写入的请求的控制信息由连接至所述处理器的多路复用器提供，则在步骤182中，接收并存储来自多路复用器的第三数据，且所存储的第三数据通过异步数据总线被传送至第二存储器。

如果在步骤181中，表示从所述缓冲区中读取的请求的控制信息由所述多路复用器提供，则在步骤183中，通过所述异步数据总线接收来自第二存储器的第四数据，并将所存储的第四数据传送至多路复用器。

图19是图18中步骤181和182的详细流程图。

如果在步骤191中，表示向缓冲区中写入的请求的控制信息由连接至所述处理器的多路复用器提供，且在步骤192中，存在存储第三数据的空间，则在步骤193中，产生表示关于向缓冲区写入的肯定回答的控制信息，并将其传送至所述多路复用器。然后，在步骤194中，接收并存储来自多路复用器的第三数据。然后，如果在步骤195中存储第三数据，则在步骤196中，产生表示使用所述异步数据总线的请求的控制信息，并将其传送至控制所述异步数据总线的异步数据总线控制装置。然后，如果在步骤197中，表示关于异步数据总线的使用的肯定回答的控制信息由异步数据总线控制装置提供，则在步骤198中，所存储的第三数据通过异步数据总线传送至第二存储器。

图20是图20中步骤181和183的详细流程图；

如果在步骤201中，表示从缓冲区中读取的请求的控制信息由连接至所述处理器的多路复用器提供，且在步骤202中，存在存储第四数据的空间，则在步骤203中，产生使用所述异步数据总线的请求的控制信息，并将其传送至控制所述异步数据总线的异步数据总线控制装置。

然后，如果在步骤204中，表示关于异步数据总线的使用的肯定回答的控制信息由所述异步数据总线控制装置提供，则在步骤205中，产生表示传送所述第四数据的请求的控制信息，并将其传送至异步数据总线控制装置。然后，如果在步骤206中，表示关于第四数据的传送的肯定回答由异步数据总线控制装置提供，则在步骤207中，通过异步数据总线接收来自第二存储器的第四数据。然后，如果所述第四数据被存储，则产生表示关于从缓冲区中读取的肯定回答的控制信息，并将其传送至所述多路复用器，且如果表示传送所述第四数据的请求的控制信息由所述多路复用器提供，则在步骤208中，产生关于第四数据的传送的肯定回答的控制信息，并将其传送至所述多路复用器，且所存储的第四数据被传送至所述多路复用器。

图21和22是根据本发明典型实施例的通过同步总线和异步总线路径方法所执行的步骤的流程图。

在步骤211中，所述输入装置接收来自用户的输入数据，并将所接收的输入数据通过与所述处理器同步的同步总线传送至所述处理器总线连接装置。然后，在步骤212中，所述处理器总线连接装置通过所述同步总线接收所述输入数据，并将所接收的输入数据传送至所述处理器。然后，所述处理器从所接收的输入数据中产生所述第一数据或第三数据，并将所产生的数据传送至所述处理器总线连接装置213。然后，在步骤214中，所述处理器总线连接装置接收所述第一数据，并将所接收的第一数据通过所述同步数据总线传送至所述第一存储器，或在步骤216中，接收并存储所述第三数据，且将所存储的第三数据通过与所述处理器不同步的异步总线传送至所述第二存储器。

然后在步骤215中，第一存储器通过所述同步总线接收第一数据，并存储所述第一数据。然后在步骤217中，所述第二存储器通过所述异步总线接收第三数据，并存储所述第三数据。然后在步骤221中，第一存储器通过同步总线传送所存储的第二数据。然后在步骤223中，第二存储器通过异步总线传送所存储的第四数据。然后在步骤222中，所述处理器总线连接装置通过同步总线接收所述第二数据，并将所接收的第二数据传送至所述处理器，或在步骤224中，通过异步总线接收所述第四数据，存储第四数据，并将所存储的第四数据传送至所述处理器。然后在步骤225中，所述处理器从第二数据或第四数据中产生输出数据，并传送所述输出数据。然后在步骤226中，所述处理器总线连接装置接收并存储所述输出数据，并通过异步总线将所存储的输出数据传送至所述输出装置。然后在步骤227中，所述输出装置通过所述异步总线接收所述输出数据，并将所接收的输出数据输出给所述用户，或通过异步总线接收来自第二存储器的第三数据，并将所接收的第三数据输出给所述用户。这里，如果所接收的输出数据或所接收的第三数据为显示数据，则所接收的数据被显示给所述用户。

用于所述同步总线控制装置给出关于使用同步总线的许可的步骤，以及用于所述异步总线控制装置给出关于使用异步总线的许可的步骤，可以被添加至本方法中。在这种情况下，在步骤211中，通过许可使用的同步总线传送所接收的输入数据。在步骤212中，通过许可使用的同步总线接收所述输入数据。在步骤214中，通过许可使用的同步数据总线将所接收的第一数据传送至第一存储器。在步骤216中，通过许可使用的异步数据总线将所存储的第三数据传送至第二存储器。在步骤215中，通过许可使用的同步数据总线接收并存储第一数据。在步骤217中，通过许可使用的异步数据总线接收并存储第三数据。在步骤221中，通过许可使用的同步总线传送所述第二数据。

在步骤223中，通过许可使用的异步总线传送所述第四数据。在步骤222中，通过许可使用的同步总线接收所述第二数据，并传送所接收的第二数据。在步骤224中，通过许可使用的异步总线接收所述第四数据，并传送所存储的第四数据。在步骤226中，接收并存储所述输出数据，且通过许可使用的异步总线传送所存储的输出数据。在步骤227中，通过许可使用的异步总线接收所述输出数据，且将所接收的输出数据输出给用户，或通过许可使用的异步总线接收来自第二存储器的第三数据，并输出所接收的第三数据。

桥式DMA通过同步数据总线接收来自第一存储器的第二数据，并通过异步总线将所接收的第二数据传送至第二存储器的步骤，或通过异步总线接收来自第二存储器的第四数据，并通过同步数据总线将所接收的第四数据传送至第一存储器的步骤，可以被添加至该方法。在这种情况下，在步骤215中，通过同步总线接收并存储第一数据或第四数据。在步骤217中，通过所述异步总线接收并存储第三数据或第二数据。在步骤227中，通过所述异步总线接收输出数据，并将所接收数据输出给用户，或通过异步总线接收第三数据，并将所接收的第三数据输出给用户，或通过异步总线接收第一数据，并将所接收的数据输出给用户。

本发明能以计算机可读记录介质中的计算机可读的代码实现。所述计算机可读记录介质包括将计算机可读数据存储于其上的所有种类的记录装置。所述计算机可读记录介质包括诸如磁存储介质(例如ROM、软盘、硬盘等)、光可读介质(例如CD-ROM、DVD等)以及载波(例如通过互联网传播)之类的存储介质。

典型实施例已在上面做出说明，并在附图中示出。然而，本发明并不局限于上述典型实施例，而且，本领域技术人员能够实现在所附权利要求书中定义的本发明的精神和范围之内做出改变和修改是显而易见的。

根据本发明，通过与处理器同步的同步总线传送由处理器处理的普通数据，以及通过与所述处理器不同步的异步总线传送显示数据。因此，即使由于显示屏幕的尺寸和图形质量的改善而带来的在显示装置中需要的数据数目的增加，所述增加也不影响所述处理器的工作存储空间的带宽，以使所述处理器取得其所需的最高性能。而且，由于涉及诸如显示装置和显示存储器的显示的部分能够不考虑处理器的时钟而独立地设计，则仅有那些部分能够被设计为以高速运行。因此，能够减少将整个系统设计为以高速运行的负担，且当所述系统以高速运行时，功率消耗的增加能够被控制。另外，能够不考虑处理器的性能而设置所述显示存储器的带宽。也就是说，将扩大显示存储器的选择。

Claims (10)

1、一种缓冲装置，包括：

异步数据总线写单元，当表示向连接至与处理器不同步的异步数据总线的缓冲区中写入的请求的控制信息由连接至所述处理器的多路复用器提供时，接收来自所述多路复用器的第三数据，存储所述第三数据，并将所存储的第三数据通过所述异步数据总线，传送至第二存储器；以及

异步数据总线读单元，当表示从所述缓冲区中读取的请求的控制信息由所述多路复用器提供时，通过所述异步数据总线接收来自所述第二存储器的第四数据，存储所述第四数据，并将所存储的第四数据传送至所述多路复用器。

2、一种处理器总线连接方法，包括：

(a)当接收来自所述处理器的表示连接至与所述处理器同步的同步数据总线的第一存储器的地址的地址信息时，接收来自所述处理器的第一数据，并将所接收的第一数据通过所述同步数据总线传送至所述第一存储器，或通过所述同步数据总线接收来自第一存储器的第二数据，并将所接收的第二数据传送至所述处理器；以及

(b)当接收来自所述处理器的表示连接至与所述处理器不同步的异步数据总线的第二存储器的地址的地址信息时，接收来自所述处理器的第三数据，传送所述第三数据，存储所传送的第三数据，并将所存储的第三数据通过所述异步数据总线传送至所述第二存储器，或通过所述异步数据总线接收来自第二存储器的第四数据，存储所述第四数据，传送所存储的第四数据，接收所传送的第四数据，并将所接收的第四数据传送至所述处理器。

3、如权利要求2所述的处理器总线连接方法，其中(a)包括：

(a1)当表示第一存储器的地址的地址信息由所述处理器提供，且表示向第一存储器中写入的请求的控制信息由所述处理器提供时，接收来自所述处理器的第一数据，并将所接收的第一数据通过所述同步数据总线传送至所述第一存储器；以及

(a2)当表示第一存储器的地址的地址信息由所述处理器提供，且表示从第一存储器中读取的请求的控制信息由所述处理器提供时，通过所述同步数据总线接收来自所述第一存储器的第二数据，并将所接收的数据传送至所述处理器。

4、一种同步总线和异步总线路径方法，包括：

(a)接收输入数据，并通过与处理器同步的同步总线传送所接收的输入数据；

(b)通过所述同步总线接收所述输入数据，且传送所接收的输入数据；

(c)从所传送的输入数据中产生第一数据或第三数据，并传送所产生的第一或第三数据；

(d)接收所述第一数据，将所接收的第一数据通过同步数据总线传送至第一存储器，或接收并存储所述第三数据，并将所存储的第三数据通过与所述处理器不同步的异步总线传送至第二存储器；

(e)通过所述同步总线接收所述第一数据，并存储该数据；以及

(f)通过所述异步总线接收所述第三数据，并存储该数据。

5、如权利要求4所述的方法，进一步包括：

(g)通过所述同步总线传送第二数据；

(h)通过所述异步总线传送第四数据；

(i)通过所述同步总线接收所述第二数据，并传送所接收的第二数据，或通过所述异步总线接收所述第四数据，存储所述第四数据，并传送所存储的第四数据；

(j)从第二数据或第四数据中产生输出数据，并传送所述输出数据；

(k)接收并存储所述输出数据，并通过所述异步总线传送所存储的输出数据；以及

(l)通过所述异步总线接收所述输出数据，并输出所接收的输出数据，或通过所述异步总线接收来自第二存储器的第三数据，并输出所接收的第三数据。

6、如权利要求5所述的方法，其中如果所接收的输出数据或所接收的第三数据为显示数据，则显示所接收的输出数据。

7、如权利要求5所述方法，进一步包括：

(m)给出使用所述同步总线的许可；以及

(n)给出使用所述异步总线的许可。

8、如权利要求7所述的方法，其中在(a)中，所接收的输入数据通过在(m)中许可使用的所述同步总线来传送；在(b)中，所输入的数据通过在(m)中许可使用的所述同步总线来传送；在(d)中，所接收的第一数据通过在(m)中许可使用的所述同步总线传送至第一存储器，或所存储的第三数据通过在(n)中许可使用的所述异步总线传送至第二存储器；在(d)中，所述第一数据通过在(m)中许可使用的所述同步总线接收并存储；以及在(f)中，所述第三数据通过在(n)中许可使用的所述异步总线接收并存储。

9、如权利要求8所述的方法，其中在(g)中，所述第二数据通过在(m)中许可使用的所述同步总线来传送；在(h)中，所述第四数据通过在(n)中许可使用的所述异步总线来传送；在(i)中，所述第二数据通过在(m)中许可使用的所述同步总线来接收，并传送所接收的第二数据，或所述第四数据通过在(n)中许可使用的所述异步总线来接收，存储，并传送所存储的第四数据；在(k)中，接收并存储所述输出数据，并通过在(n)中许可使用的所述异步总线传送所存储的输出数据；以及在(l)中，通过在(n)中许可使用的所述异步总线接收所述输出数据，且将所接收的输出数据输出给用户，或通过在(n)中许可使用的所述异步总线接收来自第二存储器的第三数据，且输出所接收的第三数据。

10、一种包括计算机程序的计算机可读记录介质，所述计算机程序具有控制同步总线和异步总线的指令，所述指令包括：

(a)接收输入数据，并通过与处理器同步的同步总线传送所接收的输入数据；

(b)通过所述同步总线接收所述输入数据，且传送所接收的输入数据；

(c)从所传送的输入数据中产生第一数据或第三数据，并传送所产生的数据；

(d)接收所述第一数据，将所接收的第一数据通过同步数据总线传送至第一存储器，或接收并存储所述第三数据，并将所存储的第三数据通过与所述处理器不同步的异步总线传送至第二存储器；

(e)通过所述同步总线接收所述第一数据，并存储该数据；以及

(f)通过所述异步总线接收所述第三数据，并存储该数据。

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