CN1505317A - 用于网络设备的可配置的发送与接收系统接口 - Google Patents

用于网络设备的可配置的发送与接收系统接口 Download PDF

Info

Publication number
CN1505317A
CN1505317A CNA200310119807A CN200310119807A CN1505317A CN 1505317 A CN1505317 A CN 1505317A CN A200310119807 A CNA200310119807 A CN A200310119807A CN 200310119807 A CN200310119807 A CN 200310119807A CN 1505317 A CN1505317 A CN 1505317A
Authority
CN
China
Prior art keywords
information
piece
width
memory
interface
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA200310119807A
Other languages
English (en)
Other versions
CN100444547C (zh
Inventor
E���ղ�
E·勒查
C·卡尔德伦
J·贡查勒兹
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of CN1505317A publication Critical patent/CN1505317A/zh
Application granted granted Critical
Publication of CN100444547C publication Critical patent/CN100444547C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/90—Buffering arrangements
    • H04L49/9084—Reactions to storage capacity overflow
    • H04L49/9089—Reactions to storage capacity overflow replacing packets in a storage arrangement, e.g. pushout
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/54—Store-and-forward switching systems 
    • H04L12/56—Packet switching systems
    • H04L12/5601—Transfer mode dependent, e.g. ATM
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/90—Buffering arrangements
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/90—Buffering arrangements
    • H04L49/901—Buffering arrangements using storage descriptor, e.g. read or write pointers
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L69/00—Network arrangements, protocols or services independent of the application payload and not provided for in the other groups of this subclass
    • H04L69/18—Multiprotocol handlers, e.g. single devices capable of handling multiple protocols
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/54—Store-and-forward switching systems 
    • H04L12/56—Packet switching systems
    • H04L12/5601—Transfer mode dependent, e.g. ATM
    • H04L2012/5678—Traffic aspects, e.g. arbitration, load balancing, smoothing, buffer management
    • H04L2012/5681—Buffer or queue management

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Computer Security & Cryptography (AREA)
  • Data Exchanges In Wide-Area Networks (AREA)

Abstract

依据一些实施例，为一个网络设备检验可配置的发送与接收系统接口。

Description

用于网络设备的可配 置的发送与接收系统接口
背景技术
一种网络设备可以根据网络协议来促进数据的交换。例如，根据如同在题为“UTOPIA Specification Level 1，Version2.01(第一层UTOPIA规范，2.01版)”(1994年3月)的ATM论坛文件AF-PHY-0017.000中所限定的用于ATM的通用测试和操作PHY(UTOPIA)接口，网络设备可以在物理层(PHY)和上层之间发送和/或接收52字节的异步传输模式(ATM)信息信元。
类似地，根据如同在题为“Frame-Based ATM Interface(Level 3)(基于帧的ATM接口(第3层))”(2000年3月)的ATM论坛文件AF-PHY-0143.000中或在题为“System Packet Interface Level 3(SPI-3)：OC-48 System Interface forPhysical and Link Layer Devices(第3层系统分组接口(SPI-3)：用于物理层和链路层设备的OC-48系统接口”)(2000年6月)的光网间互通论坛文件OIF-SPI3-01.0中所限定的系统分组接口(SPI)，网络设备可以发送和/或接收诸如大小可变的因特网协议(IP)分组等的信息分组。此外，根据如同在题为“Pointto Point Protocol(PPP)in High-level Data Link Control(HDLC)-like Framing(类似于高级数据链路控制(HDLC)的成帧中的点对点协议(PPP))”(1994年7月)的因特网工程任务组(IETF)Request For Comment请求说明(RFC)1662和题为“PPP over SONET/Synchronous Digital Hierarchy(SDH)(SONET/同步数字系列(SDH)承载的PPP)”(1999年6月)的RFC 2615中指定的Packets OverSONET(POS)通信标准，同步光网络(SONET)技术可以被用来传输IP分组。
作为例子，网络设备可以通过接收(Rx)网络线路接收ATM信元或POS分组并向网络处理器发送信息。网络设备还可以从网络处理器接收ATM信元或POS分组并通过发送(Tx)网络线路发送信息。在任一种情况中，网络设备和网络处理器之间的接口可以具有许多不同宽度之一(例如，接口可以具有8、16、32或64位的宽度)。
典型地，网络设备包括被设计来处理特定网络协议(例如，ATM信元或POS分组)和/或接口宽度与速率的电路。然而，如果网络设备将支持多种网络协议和/或接口宽度，则这样一种方法可能不实用(例如，网络设备可能需要单独的电路来实现每一种网络协议和接口宽度)。
附图说明
图1是依据一些实施例的网络设备的方框图。
图2是依据一些实施例的方法的流程图。
图3是依据一些实施例的发送系统接口的方框图。
图4是依据一些实施例发送信息的方法的流程图。
图5是依据一些实施例的接收系统接口的方框图。
图6是依据一些实施例的接收信息的方法的流程图。
图7显示了依据一些实施例的存储ATM信元信息的存储块。
图8显示了依据一些实施例的存储POS分组信息的存储块。
图9显示了依据一些实施例的先进先出存储器结构。
具体实施方式
图1是网络设备100的方框图，该网络设备100依据一些实施例促进网络线路和网络处理器之间的信息交换。作为例子，网络设备100可以包括促进光载波(OC)级(level)48 PHY和网络处理器之间(例如，通过网桥)信息交换的INTELIXF6012信元/分组成帧器。
为了促进从网络处理器向网络线路传送数据，网络设备100包括发送系统接口110，以便通过块112从网络处理器接收信息。例如，该信息可以通过一个固定长度的基于信元的接口(例如，UTOPIA接口)或一个基于可变长度的分组的接口(例如，与SPI信号相联系)来接收。此外，信息可以通过一个具有可配置宽度的接口来接收(例如，该接口可以具有16位或64位的宽度)。
块112将信息传输到发送存储器结构114中。发送存储器结构114可以包括例如一个先进先出(FIFO)存储器结构。依据一些实施例，如果与发送存储器结构114相联系的存储器宽度大于在块112和网络处理器之间的接口的宽度，则块112累积信息。例如，假定网络设备100具有(i)块112和网络处理器之间的一个8位接口，以及(ii)一个带有32位存储器宽度的发送存储器结构114。在这种情况下，在将信息写到发送存储器结构114之前，块112可以累积四个来自网络处理器的8位信号。
依据一些实施例，信息以第一或第二格式存储在发送存储器结构114中。例如，第一格式可以与52字节的ATM信元相联系，而第二格式与可变尺寸的POS分组相联系。
发送系统接口110还包括一个从发送存储器结构114读取信息并向网络线路发送该信息的块116。
为了促进从网络线路到网络处理器的信息传输，网络设备100包括接收系统接口120以通过块122从网络线路接收信息。该块122还将信息写到接收存储器结构124(例如，FIFO存储器结构)中。依据一些实施例，信息以第一或第二格式(例如，与ATM信元或POS分组相联系)存储在接收存储器结构124中。
接收系统接口120还包括一个从接收存储器结构124读取信息并向网络处理器发送信息(例如，通过一个具有可配置宽度的接口)的块126。信息可以通过例如一个固定长度的基于信元的接口(例如，UTOPIA接口)或一个可变长度的基于分组的接口(例如，与SPI信号相联系)来发送。
依据一些实施例，如果与接收存储器结构124相联系的存储器宽度大于在块126和网络处理器之间的接口的宽度，则块126使信息串行化。例如，假定网络设备100具有(i)块126和网络处理器之间的一个16位接口，以及(ii)一个带有32位存储器宽度的接收存储器结构124。在这种情况下，块126可以从接收存储器结构124读出32位信息，并将信息串行化为要发送给网络处理器的两组16位信号。
图2是依据一些实施例的方法的流程图。这里所述的流程图并不意味着行动的固定顺序，实施例可以以任何行得通的顺序来实行。该方法可以与例如图2所示的网络设备100相联系。
在202，信息被接收。所接收的信息可以包括例如来自网络处理器的UTOPIA接口或SPI信号，或来自网络线路的ATM信元或POS分组。然后在204将信息写到一个存储器结构(例如，FIFO存储器结构)中，并在206从存储器结构读出。在208，信息被发送。所发送的信息可以包括例如到网络处理器的UTOPIA接口或API信号，或到网络线路的ATM信元或POS分组。
发送系统接口
图3是依据一些实施例的发送系统接口300的方框图。可以看出，发送系统接口300包括一个写块310以便(例如，从网络处理器)接收UTOPIA接口或SPI信号。例如，写块310可以通过一个具有8、16、32或64位的可配置宽度的接口来接收数据。写块310还可以接收使能信号、信道地址(例如，对于多信道系统)、帧开始(SOF)信号、帧结束(EOF)信号以及填充(PAD)信息。
发送系统接口300通过发送(Tx)FIFO存储器结构330从写块310向读块320传输信息。特别地，该发送FIFO存储器结构330包括两个存储块331、332(例如，两个256×37的双端口存储器结构)。依据这个实施例，每块331、332具有32位的存储宽度(例如，32位的数据可以与SOF、EOF、错误和/或填充信息一起存储)。
例如，写块310可以采用写使能信号(WRITE ENABLE1)和地址信号(ADDRESS)将信息(DATA1)存储到第一存储块331。类似地，写块310可以采用写使能信号(WRITE ENABLE2)和地址信号将信息(DATA2)存储到第二存储块332。
依据一些实施例，写块310可以在大致相同的时间将信息写到第一和第二存储块331、332中。例如，假定写块310和网络处理器之间的可配置宽度是64位的情况。在这种情况下，写块310可以从网络处理器接收64位的信息，并在大致相同的时间将该信息写到第一和第二存储块331、332中(例如，采用WRITE ENABLE1和WRITE ENABLE2)。
然而，在其它情况下，写块310可以将信息交替地写到第一或第二存储块331、332中。例如，当写块310和网络处理器之间的可配置宽度是32位时，写块310可以从网络处理器接收32位信息，并将该信息存储在第一存储块331中(例如，采用WRITE ENABLE1)。然后，来自网络处理器的下一个32位信息被存储在第二存储块332中(例如，采用WRITE ENABLE2)。
此外，依据一些实施例，在将信息存储在发送FIFO存储器结构330中之前，写块310可以累积信息。例如，当写块310和网络处理器之间的可配置宽度是8位时，在将信息(交替地)存储(到第一或第二存储块332中)之前，写块310可以从网络处理器接收四组8位信号。
读块320然后从发送FIFO存储器结构330(例如，交替地从第一或第二存储块331、332)读取信息。例如，读块320可以使用READ ENABLE1和ADDRESS信号从第一存储块331读取DATA1。类似地，读块320可以使用READ ENABLE2和ADDRESS信号从第二存储块320读取DATA2。读块320然后可以将数据发送到网络线路(例如，可以根据ENABLE信号发送DATA和CTRL信号)。
依据一些实施例，写块310和读块320接收独立的时钟信号(例如，时钟可能没有基本的频率或相位关系)。例如，系统接口一侧接收的时钟(即，WR_CLK)可能与系统接口时钟相联系，而线路一侧接收的时钟(即，RD_CLK)与线路速率和设备模式相联系。
发送系统方法
图4是依据一些实施例发送信息的方法的流程图。特别地，该方法与参照图3描述的发送系统接口300相联系。在402，写块310接收数据。所接收的数据可以与例如ATM信元或POS分组相联系。此外，该数据可以通过一个具有可配置宽度(例如，8、16、32或64位)的接口接收。
如果在404所接收数据的宽度大于32位(即，大于每个存储块331、332的存储器宽度)，则在406，写块310在相同的时间(或大致相同的时间)将信息存储到存储块331、332中。
如果在408所接收数据的宽度不小于32位(即，不小于每个存储块331、332的存储器宽度)，则在410，写块310将信息交替地存储到第一存储块331或第二存储块332中。如果在408所接收数据的宽度小于32位，则在在410存储信息之前，写块310在412累积信息。
在信息被存储到第一和/或第二存储块331、332之后，读块320交替地从第一存储块331或第二存储块332读取信息。然后读块320在416(例如，向网络线路)发送数据。
接收系统接口
图5是依据一些实施例的接收系统接口500的方框图。可以看到，接收系统接口500包括一个写块510以便(例如从网络线路)接收ENABLE、DATA和CTRL信号。
接收系统接口500通过一个接收(Rx)FIFO存储器结构530从写块510向读块520传输信息。特别地，接收FIFO存储器结构530包括两个存储块531、532(例如，两个256×37的双端口存储器结构)。依据这个实施例，每块531、532具有32位的存储器宽度(例如，32位的数据可以与SOF、EOF、错误和/或填充信息一起存储)。
依据一些实施例，写块510可以从网络线路接收信息并将信息交替地写到第一或第二存储块531、532中。例如，写块510可以采用写使能信号(WRITEENABLE1)和地址信号(ADDRESS)将信息(DATA1)存储到第一存储块531。类似地，写块510可以采用写使能信号(WRITE ENABLE2)和地址信号将信息(DATA2)存储到第二存储块532。
读块520从接收FIFO存储器结构530读取信息并发送信息(例如向网络处理器)。例如，读块520可以通过一个具有8、16、32或64位的可配置宽度的接口发送数据。读块520还可以发送帧开始(SOF)信号、帧结束(EOF)信号和填充(PAD)信息，并接收使能信号和信道地址(例如，对于多信道系统)。
依据一些实施例，读块520可以在大致相同的时间从第一和第二存储块531、532读取信息。例如，假定读块520和网络处理器之间的可配置宽度是64位的情况。在这种情况下，读块520可以在大致相同的时间从第一和第二存储块531、532读取信息(例如，采用READ ENABLE1和READ ENABLE2)并将整个64位信息发送给网络处理器。
然而，在其它情况下，读块520可以交替地从第一或第二存储块531、532读取信息。例如，当读块520和网络处理器之间的可配置宽度是32位时，读块520可以从第一存储块531读取32位信息(例如，采用READ ENABLE1)并将该信息发送到网络处理器。然后，读块520将从第二存储块532读取下一个32位信息(例如，采用WRITE ENABLE2)。
此外，依据一些实施例，在信息被发送之前，读块520可以将信息串行化。例如，当读块520和网络处理器之间的可配置宽度是8位时，读块520可以从第一存储块531读取32位信息，并将该信息串行化为四组8位信号以便发送给网络处理器。
依据一些实施例，写块510和读块520接收独立的时钟信号(例如，时钟可能没有基本的频率或相位关系)。例如，系统接口一侧接收的时钟(即，RD_CLK)可能与系统接口时钟相联系，而线路一侧接收的时钟(即，WR_CLK)与线路速率和设备模式相联系。
接收系统方法
图6是依据一些实施例的接收信息的方法的流程图。特别地，该方法与参照图5描述的接收系统接口500相联系。
在602，写块510接收信息。例如，写块510可以从网络线路接收ATM信元或POS分组。写块510然后在604交替地将信息存储到第一或第二存储块531、532中。
在606，如果读块520和网络处理器之间的接口的可配置宽度大于32位(即，大于每个存储块531、532的存储器宽度)，则读块在608在相同的时间(或大致相同的时间)从第一和第二存储块520检索出信息。
在606，如果读块520和网络处理器之间的接口的可配置宽度不大于32位，则读块520在610交替地从第一存储块531或第二存储块532检索出信息。此外，在612，如果读块520和网络处理器之间的接口的可配置宽度小于32位，则读块520在616将信息串行化。
读块520然后在614发送数据。例如，读块520可以将ATM信元或POS分组与SOF、EOF和PAD信号一起发送给网络处理器。
存储块格式
依据一些实施例，发送或接收FIFO存储器结构中的信息可以具有第一或第二格式。例如，第一格式可以与ATM信元相联系，而第二格式与POS分组相联系。图7显示了存储ATM信元信息的存储块710、720。存储块710、720可以与例如图3所示的存储块331、332和/或图5所示的存储块531、532相联系。注意，存储块710、720的未使用部分用截面线表示。
可以看出，第一存储块710(即，DATA1)和第二存储块720(即，DATA2)的前8个地址形成了一个16字的分区，该分区存储单个52字节的ATM信元(例如，第二存储块720的地址3存储ATM信元的字节25到28)。类似地，这两块710、720的接着的8个地址(即，地址8到F)形成了另一个存储下一个52字节的ATM信元的分区。注意，ATM信元在被发送时实际上可以具有53字节。依据一些实施例，53字节中的一个代表报头差错控制(HEC)字段的字节由网络设备100产生。其结果是，只有52字节被存储在存储块710、720中。然而，依据另一个实施例，ATM信元的全部53个字节都被存储在存储块710、720中。
图8显示了存储大小可变的POS分组信息(即，具有9、10、20、7、16、19和55字节的IP分组)的存储块810、820。可以看到，例如，7字节的IP分组从第二存储块820的地址5开始存储到第一存储块810的地址6。
指针处理
依据一些实施例，发送或接收FIFO存储器结构与(i)由读块保存的“读指针”和(ii)由写块保存的“写指针”相联系。此外，读指针和/或写指针可以根据与ATM信元相联系的第一规则或与POS分组相联系的第二规则来更新。
例如，考虑图3所示的发送系统接口300。在这种情况下，读块320可以保存读指针以便跟踪最后一个字是从FIFO存储器结构330的何处读出的(例如，读指针可以指示适当的地址和存储块)。
类似地，写块310可以保存写指针以便跟踪下一个字将写入FIFO存储器结构330的何处(例如，写指针可以指示下一个地址和存储块)。
图9显示了依据一些实施例的一个FIFO存储器结构900。注意，指针以循环方式递增(例如，在指针到达FIFO存储器结构900的末端之后，它返回FIFO存储器结构900的开始)。此外，当读指针和写指针相等时，FIFO存储器结构900是空的。
指针处理-ATM模式
在ATM模式中，写块可以向读块发送一个与当前写指针相联系的指示。此外，读块可以向写块发送一个与当前读指针相联系的指示。这些指示在交换之前例如可以被变换成格雷码(例如，以便在FIFO存储器结构的读和写两端支持不同的时钟频率)。依据一些实施例，只在写块和读块之间交换当前分区的指示(例如，因为每个分区总是包含一个完整的ATM信元)。
当读指针到达一个ATM信元的末端(即，分区中的第7个64位字)时，读指针移到下一个分区的开始。也就是说，可以跳过第8个字，因为ATM信元格式(例如，如参照图7所描述的)不在一个分区的第8个字中存储有效信息。
此外，当写指针到达一个ATM信元的末端并且读指针未指向下一个分区时，写指针移动到下一个分区的开始。当写指针到达一个ATM信元的末端并且读指针正指向下一个分区时，写指针移动到已经读过的分区的最后一个字(即，该分区的第8个字)。
指针处理-POS模式
在POS模式中，写块可以向读块发送一个与当前写指针相联系的指示。此外，读块可以向写块发送一个与当前读指针相联系的指示。这些指示在交换之前例如可以被变换成格雷码(例如，以便在FIFO存储器结构的读和写两端支持不同的时钟频率)。依据一些实施例，当数据宽度被配置为是64位时，只交换指针的地址部分(例如，因为这两个存储块都在相同的时间被访问)。当数据宽度是32位或更小时，地址和存储器选择都被交换。
仅仅在FIFO存储器结构900未满时(即，在写指针未指向刚好在读指针当前所指地址的前面的地址时)才递增写指针。
当数据宽度是64位时，在相同的时间向两个存储块写入。写指针仅仅递增到下一个地址(假设FIFO存储器结构900未满)，并且不需要存储器选择。
当数据宽度是32位或更小时，交替地写存储块。其结果是，递增存储器选择(例如，从第一存储块到第二存储块)。在访问了第二存储块之后，地址递增，并且将存储器选择复位到第一存储块。
依据一些实施例，至少一些实现指针处理和FIFO状态指示的电路在ATM和POS模式之间共享。
补充实施例
下面显示了各种补充的实施例。这些不构成对所有可能的实施例的界定，本领域普通技术人员将会理解，许多其它的实施例都是可能的。此外，虽然为了清楚起见简要地描述了下面的实施例，但本领域普通技术人员将会理解，如何对上面的描述作出改变以适应这些和其它实施例和应用，如果需要的话。
虽然已经描述了发送或接收FIFO存储器结构是由两个存储块形成的实施例，但FIFO存储器结构也可以由任何其它数目的存储块来形成。例如，可以使用四个存储块(例如，读块或写块可以同时访问一个、两个或全部四个存储块)。此外，依据一些实施例可以提供单个存储块。
另外，虽然已经描述了特定的网络协议和可配置数据宽度，但也可以实现其它网络协议和/或数据宽度。
这里描述的几个实施例仅仅是为了例示的目的。本领域普通技术人员从这个描述中将会认识到，可以以仅仅由权利要求书限制的修改和替换来实现其它
实施例。

Claims (33)

1.一种装置，包括：
多个发送存储器结构，每一个都与一个存储器宽度相联系；
一个写块，用于通过一个与可配置宽度相联系的接口来接收信息，其中，当接口的宽度大于存储器宽度时，写块在大致相同的时间将信息写到不止一个的存储器结构中；以及
一个读块，用于从存储器结构中读取信息，并将该信息发送到网络线路。
2.权利要求1的装置，其中，当接口的宽度小于存储器宽度时，所述写块累积通过此接口接收的信息。
3.权利要求1的装置，其中，当接口的宽度不大于存储器宽度时，所述写块将信息写入到顺序选择的存储器结构中。
4.权利要求1的装置，其中，每个存储器结构包括双端口存储器。
5.权利要求1的装置，其中，所述存储器结构包括FIFO存储器结构。
6.权利要求5的装置，其中，所述FIFO存储器结构中的信息可以具有第一或第二格式。
7.权利要求6的装置，其中，所述第一格式与固定长度的信元相联系，而所述第二格式与可变长度的分组相联系。
8.权利要求7的装置，其中，所述第一格式包括多个分区，每个分区与一个固定长度的信元相联系。
9.权利要求5的装置，其中，所述FIFO存储器结构与(i)由所述读块保存的读指针和(ii)由所述写块保存的写指针相联系。
10.权利要求9的装置，其中，根据与固定长度的信元相联系的第一规则或与可变长度的分组相联系的第二规则来更新所述读指针和所述写指针之中的至少一个指针。
11.权利要求9的装置，其中，(i)所述读块向写块提供读指针的指示，以及(ii)所述写块向读块提供写指针的指示。
12.权利要求11的装置，其中，所述指示与格雷码相联系。
13.权利要求1的装置，其中，所述写块和读块接收独立的时钟信号。
14.权利要求1的装置，其中，所述装置包括适于促进网络处理器和网络线路之间信息交换的可配置信元/分组成帧器。
15.权利要求1的装置，其中，所述存储器结构中的信息可以与一个固定长度的信元或一个可变长度的分组相联系。
16.权利要求1的装置，其中，所述写块可以从固定长度的基于信元的接口或可变长度的基于分组的接口中接收信号。
17.一种方法，包括：
在写块上通过与可配置宽度相联系的接口接收信息；
如果接口的宽度大于与多个发送存储器结构之中的每一个相联系的存储器宽度，则在大致相同的时间将信息写到不止一个的存储器结构中；以及
如果接口的宽度不大于存储器宽度，则将信息写到顺序选择的存储器结构中。
18.权利要求17的方法，进一步包括：
从存储器结构向读块传输信息；以及
从读块向网络线路发送信息。
19.权利要求17的方法，进一步包括：
当接口的宽度小于存储器宽度时，在写块上累积信息。
20.一种装置，包括：
多个接收存储器结构，每个都具有一个存储器宽度；
一个写块，用于从网络线路中接收信息并将信息写到所述存储器结构中；以及
一个读块，用于从所述存储器结构中读取信息并通过具有可配置宽度的接口发送信息，其中，当接口的宽度大于存储器宽度时，所述读块在大致相同的时间从不止一个的存储器结构中读取信息。
21.权利要求20的装置，其中，当接口的宽度小于存储器宽度时，所述读块使从所述存储器结构中读出的信息串行化。
22.权利要求20的装置，其中，当接口的宽度不大于存储器宽度时，所述读块将从顺序选择的存储器结构中读取信息。
23.权利要求20的装置，其中，所述装置包括适于促进网络处理器和网络线路之间的信息交换的可配置信元/分组成帧器。
24.权利要求20的装置，其中，所述存储器结构中的信息可以与一个固定长度的信元或一个可变长度的分组相联系。
25.一种方法，包括：
从多个接收存储器结构向读块传输信息，每个存储器结构都与一个存储器宽度相联系；以及
通过与可配置宽度相联系的接口从所述读块发送信息，
其中，(i)如果接口的宽度大于存储器宽度，则在大致相同的时间从不止一个的存储器结构中传送信息，以及(ii)如果接口的宽度不大于存储器宽度，则从顺序选择的存储器结构传送信息。
26.权利要求25的方法，进一步包括：
在写块上从网络线路中接收信息；以及
从写块向存储器结构传送信息。
27.权利要求25的方法，进一步包括：
当接口的宽度小于存储器宽度时，在读块上将信息串行化。
28.一种装置，包括：
通过网络线路交换信息的第一块；
通过系统接口交换信息的第二块；以及
可由第一块和第二块访问的存储器结构，其中，所述存储器结构可以以与固定长度的信元相联系的第一格式或与可变长度的分组相联系的第二格式存储信息。
29.权利要求28的装置，其中，所述装置包括一个适于促进网络处理器和网络线路之间的信息交换的可配置信元/分组成帧器。
30.一种装置，包括：
通过网络线路交换信息的第一块；
通过系统接口交换信息的第二块；以及
可由第一块和第二块访问的存储器结构，其中，所述存储器结构具有写指针和读指针，并且其中，根据与固定长度的信元相联系的第一规则或与可变长度的分组相联系的第二规则来更新所述写指针和所述读指针之中的至少一个指针。
31.权利要求30的装置，其中，所述装置包括一个适于促进网络处理器和网络线路之间的信息交换的可配置信元/分组成帧器。
32.一种装置，包括：
网络处理器；以及
可配置信元/分组成帧器，包括：
通过网络线路交换信息的第一块；
通过系统接口与网络处理器交换信息的第二块；以及
可由第一块和第二块访问的存储器结构，其中，存储器结构可以以与ATM信元相联系的第一格式或与POS分组相联系的第二格式存储信息。
33.权利要求32的装置，其中，所述存储器结构具有写指针和读指针，并且其中，根据与ATM信元相联系的第一规则或与POS分组相联系的第二规则来更新写指针和读指针之中的至少一个指针。
CNB2003101198079A 2002-10-29 2003-10-17 用于网络设备的可配置的发送与接收系统接口 Expired - Fee Related CN100444547C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/282453 2002-10-29
US10/282,453 US7515598B2 (en) 2002-10-29 2002-10-29 Configurable transmit and receive system interfaces for a network device

Publications (2)

Publication Number Publication Date
CN1505317A true CN1505317A (zh) 2004-06-16
CN100444547C CN100444547C (zh) 2008-12-17

Family

ID=32107364

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2003101198079A Expired - Fee Related CN100444547C (zh) 2002-10-29 2003-10-17 用于网络设备的可配置的发送与接收系统接口

Country Status (2)

Country Link
US (1) US7515598B2 (zh)
CN (1) CN100444547C (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100461750C (zh) * 2005-09-12 2009-02-11 华为技术有限公司 Atm信元组包的包缓存管理方法
CN101493753B (zh) * 2008-01-22 2012-06-06 中兴通讯股份有限公司 一种高速缓冲存储器及其数据操作方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7508830B1 (en) * 2004-08-27 2009-03-24 Intel Corporation Method and apparatus differential delay compensation processing of virtually concatenated data
US7248587B1 (en) * 2005-04-11 2007-07-24 Azul Systems, Inc. Error recovery of variable-length packets without sequence numbers or special symbols used for synchronizing transmit retry-buffer pointer

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2627903B2 (ja) * 1987-09-18 1997-07-09 日本テキサス・インスツルメンツ株式会社 半導体記憶装置
JPH06266596A (ja) * 1993-03-11 1994-09-22 Hitachi Ltd フラッシュメモリファイル記憶装置および情報処理装置
US5602780A (en) * 1993-10-20 1997-02-11 Texas Instruments Incorporated Serial to parallel and parallel to serial architecture for a RAM based FIFO memory
US5682356A (en) * 1996-01-11 1997-10-28 Cypress Semiconductor Corp. Multiple word width memory array clocking scheme for reading words from a memory array
US6510486B1 (en) * 1996-03-25 2003-01-21 Cypress Semiconductor Corp. Clocking scheme for independently reading and writing multiple width words from a memory array
JP3455379B2 (ja) * 1996-10-31 2003-10-14 沖電気工業株式会社 速度変換回路
JPH1168797A (ja) * 1997-08-26 1999-03-09 Nec Corp 可変長セル対応位相乗換装置
US6104208A (en) * 1998-03-04 2000-08-15 Altera Corporation Programmable logic device incorporating function blocks operable as wide-shallow RAM
US6765911B1 (en) * 1999-02-03 2004-07-20 International Business Machines Corporation Communications adapter for implementing communications in a network and providing multiple modes of communications
JP3940539B2 (ja) * 2000-02-03 2007-07-04 株式会社日立製作所 半導体集積回路
US6857043B1 (en) * 2000-04-28 2005-02-15 Altera Corporation Shift register implementations of first-in/first-out memories utilizing a double increment gray code counter
KR20020012447A (ko) * 2000-08-07 2002-02-16 윤종용 모뎀 및 그 데이터 전송속도 조정방법
US6584034B1 (en) * 2001-04-23 2003-06-24 Aplus Flash Technology Inc. Flash memory array structure suitable for multiple simultaneous operations
CN1142661C (zh) 2001-10-22 2004-03-17 信息产业部电信传输研究所 依据vpi/vci三扇区atm复接/分接的方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100461750C (zh) * 2005-09-12 2009-02-11 华为技术有限公司 Atm信元组包的包缓存管理方法
CN101493753B (zh) * 2008-01-22 2012-06-06 中兴通讯股份有限公司 一种高速缓冲存储器及其数据操作方法

Also Published As

Publication number Publication date
US20040081163A1 (en) 2004-04-29
US7515598B2 (en) 2009-04-07
CN100444547C (zh) 2008-12-17

Similar Documents

Publication Publication Date Title
CN101258719B (zh) 延长InfiniBand网络的实时到达的方法
CN100418382C (zh) 分组通信系统
US6347097B1 (en) Method and apparatus for buffering received data from a serial bus
US6987775B1 (en) Variable size First In First Out (FIFO) memory with head and tail caching
CN1442027A (zh) 没有回声消除的ip语音通信
CN1791058A (zh) 可从分组网络捕获并使数据流入存储介质的高速获取系统
CN1643872A (zh) 缓存流数据
CN1949695A (zh) 一种帧数据传输中错帧丢弃的方法和系统
CN1893387A (zh) 以太网中e1型帧的封装
CN1448013A (zh) 以太网适配设备
CN1505317A (zh) 用于网络设备的可配置的发送与接收系统接口
EP1508225B1 (en) Method for data storage in external and on-chip memory in a packet switch
CN101415027B (zh) 基于hdlc协议的通讯模块及数据实时转发存储控制方法
CN100591067C (zh) 一种用逻辑实现sdh和以太网速率适配的方法
JP3606882B2 (ja) パケット化形式で連続的にデータ流を伝送する方法及び装置
CN101374112B (zh) 一种报文发送方法、系统和装置
EP1091289B1 (en) Device for processing sonet or SDH frames-DS0 to channel mapping
CN1103521C (zh) 接入网网络管理中的通信系统
CN101702714A (zh) 计算机系统中的基于信用的流动控制的方法、系统和设备
CN1476212A (zh) 一种实现同步数字体系上传送数据包的方法和装置
CN1738224A (zh) Tdm数据与帧格式转换的电路及方法、传输交换系统及方法
CN1098584C (zh) 多路复用异步传递方式信元的装置与方法
CN109120628A (zh) 打印系统千兆网通信方法、终端及系统
CN1728691A (zh) Atm数据与帧格式转换的电路、方法及传输交换系统及方法
CN113840188B (zh) 一种利用dcc开销传输以太网数据的装置及方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20081217

Termination date: 20101017