CN1487475A

CN1487475A - 用于多媒体的片上系统处理器

Info

Publication number: CN1487475A
Application number: CNA031555454A
Authority: CN
Inventors: 金宰贤
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2002-08-30
Filing date: 2003-08-28
Publication date: 2004-04-07
Anticipated expiration: 2023-08-28
Also published as: KR20040020416A; KR100451554B1; CN1267826C; US20040041813A1

Abstract

一种用于能够提高三维图像处理速度的多媒体的片上系统处理器包括：预处理器，用于将从外部传送的图像信号转换成被压缩的输入信号，该输入信号用于压缩图像信号；编码器/解码器，通过压缩被压缩的输入信号来产生被压缩的数据，并对所述被压缩的数据进行编码；后处理器，用于转换所述被编码的图像信号，以便图像显示装置能够使用所述图像信号；图像加速器，对于在图像显示装置上输出的图像信号来处理三维图解计算；第一系统总线，连接到所述编码器/解码器电路单元；第二系统总线，连接到预处理器、后处理器、以及图像加速器；以及控制单元，用于控制上述电路。所述第一系统总线和第二系统总线通过电桥DMA电路单元互相通信数据。

Description

用于多媒体的片上系统处理器

本申请要求在35 USC 119下于2002年8月30日提交的韩国专利申请第2002-52015号的国外优先权，其内容在此整体引入作为参考。

技术领域

本发明涉及一种片上系统(System On-a-Chip，SOC)处理器，更具体地涉及一种在多媒体设备中使用的SOC处理器。

背景技术

随着多媒体服务变得越来越多，已经引入了相关技术的多媒体设备，例如蜂窝电话、PDA(个人数字助理)、数字电话、以及DVDP(数字视盘播放器)。因此，对于多媒体设备的处理器的兴趣也发展起来了。

多媒体处理器具有各种各样的功能，如处理图像、控制LCD(液晶显示器)/CRT(阴极射线管)，以及视频CODEC的控制硬件和外围设备。已经开发了作为一种片上系统(SOC)的处理器来满足降低价格和大小的需求。

相关技术的SOC处理器是一种IC(集成电路)，其具有微处理器、内置存储器、多个外围器件、以及集成到单个芯片中的外部总线接口。由于SOC处理器的发展，系统的大小可以减小，并且系统测试所需的时间可以缩短。另外，系统的可靠性能够增加，以及产品能够在比以前更短的时间内投入市场。

相关技术的SOC处理器将执行多媒体设备所需的不同功能的电路集成到单个芯片中。在其早期发展阶段，SOC多媒体处理器具有诸如DCT(离散余弦变换)或ME(运动估计器)的单一功能的电路。然后，SRAM(静态随机存取存储器)或Boot ROM(只读存储器)被添加到处理器中。此外，已经研发了一种具有大容量的SDRAM(同步动态随机存取存储器)的芯片，并且由于技术的发展需要更多的功能。

为了设计SOC多媒体处理器，由现有半导体制造商引入了一种使用作为核心的微处理器的方法，并且该方法可以考虑用于执行其他功能的附加电路，除了设计整个处理器。例如，诸如CISC(复杂指令集计算机)CPU x86或68k的微处理器，或诸如ARMTM的RISC(精简指令集计算机)微处理器在SOC处理器中可作为核心控制器来使用。

在处理器中，诸如微处理器、存储器和输入/输出设备的主部件通过被用作公共通信通道的系统总线来连接。根据相关技术的系统总线协议，通常使用由研发微处理器的半导体制造商提供的系统总线。通过根据这种标准来设计SOC，降低了设计有关外部接口的困难性，并且也减小了研发SOC处理器所需的时间。

上述相关技术具有各种各样的问题和缺点。例如，但并不限于此，由于对于不同的多媒体处理功能提供不同的时钟速度的电路，当各个电路使用一个共享系统总线时，整个系统的计算被设置为最慢处理速度的电路的处理速度，或最快处理速度的电路处于延长的时间期间的备用状态，随后降低了系统的整个性能。

尤其对于图像信号处理，有关图像管道的处理是根据管道的连接操作的。因此，当处理速度仅在一个单元变得慢时，则整个系统的效率降低。

发明内容

为了克服现有技术的上述问题而做出了本发明。因此，本发明的一个目的是提供一种多媒体的SOC处理器，具有一种连接现有半导体制造商的系统总线与新近设计的系统总线之间的、能够不降低处理图像信号的速度就提高整个系统效率的接口装置。

通过提供一种多媒体的片上系统(SOC)处理器来实现本发明的上述目的，该处理器包括：预处理器，用于将外部图像信号转换成可压缩的信号；编码器/解码器，通过压缩可压缩的信号来产生被压缩的数据，并对所述被压缩的数据进行编码以生成被编码的图像信号；后处理器，将所述被编码的图像信号转换成由图像显示装置使用的格式；图像加速器，对于在图像显示装置上输出的图像信号来处理三维图解计算；第一系统总线，连接到所述编码器/解码器单元；以及第二系统总线，连接于所述预处理器、所述后处理器、以及所述图像加速器之间，其中所述第一系统总线和第二系统总线通过电桥DMA电路单元互相通信数据，并且控制器控制所述预处理器、所述编码器/解码器、所述后处理器和所述图像加速器。

所述图像加速器包括：几何计算单元，配置来执行几何计算以在图像显示装置上显示物体；以及着色计算单元，以颜色、亮度和图案中的至少一种来对在所述图像显示装置上显示的物体的直观表示执行着色计算。

多媒体的SOC处理器还包括：纹理/像素高速缓存，被配置用来存储将要显示的物体的2-维信息，并进一步被配置用来消除已被三维图像处理之后的图像的阴影面。

而且，多媒体的SOC处理器进一步包括连接于控制单元和第一系统总线之间的缓冲器，其中所述缓冲器能够存储图像数据以支持所述图像加速器。所述缓冲器通过使用带有双端口的SRAM来实现。另外，所述缓冲器能够接收来自具有几何信息的外部存储器的数据。这里，外部存储器是具有与控制单元的时钟速度同步的SDARM。

所述图像加速器通过直接访问所述缓冲器来接收被存储的信息。

此外，提供一种在片上系统(SOC)上执行多媒体处理的方法，该方法包括步骤：将外部图像信号转换成可压缩的信号；将可压缩的信号压缩以产生被压缩的数据，并且对已压缩的数据进行编码以生成被编码的图像信号；将被编码的图像信号转换成由图像显示装置使用的格式；以及对于在图像显示装置上输出的图像信号来处理三维图解计算；其中所述压缩是在连接到第一系统总线的电路中执行的，并且所述转换步骤和所述处理步骤是在连接到第二系统总线的电路中执行的，以便所述第一系统总线和所述第二系统总线能够以不同的各自时钟频率操作，以及其中所述第一系统总线和所述第二系统总线通过电桥DMA电路单元互相通信数据，并且控制器开始所述转换步骤、所述压缩步骤、以及所述处理步骤。

上述步骤也可以作为保存在计算机可读介质中的指令来执行。

多媒体的SOC处理器不引起控制单元的负载就可以处理图像计算，并且因此可以提高整个系统的性能。

附图说明

通过参考附图来描述本发明的优选实施例，本发明的上述和其他目的、特点和优点将会变得更加清楚，其中：

图1示出了根据本发明的一个示例性、非限定的实施例的SOC处理器的主要部件的示意方框图；以及

图2示出了根据本发明的一个示例性、非限定的实施例的图1的SOC处理器的详细方框图。

具体实施方式

下面，将参考附图更详细地描述本发明。

图1示出了根据本发明的多媒体的SOC处理器的方框图，包括控制单元10、第一系统总线、第二系统总线、以及外围设备总线。每个系统总线被配置用于独立地工作。

第一系统总线连接第一SDRAM控制器电路单元50、编码器/解码器电路单元70和外围DMA(直接存储器存取)电路单元80。第二系统总线连接第二SDRAM控制器电路单元20、预处理器电路单元30和后处理器电路单元40。外围设备总线连接多个控制外围设备的外围设备控制器200...280。GBUF(总缓冲器)60连接于控制单元10和第一系统总线之间。

第一电桥DMA电路单元91连接于第一系统总线和第二系统总线之间，并且第二电桥DMA电路单元90连接于第一系统总线和外围设备总线之间。

控制单元10控制SOC处理器中的每个电路单元，并包括第一系统总线控制单元15和第二系统总线仲裁器18。第一系统总线控制单元15具有微处理器11、总线接口12、第一系统总线仲裁器13和连接这些单元的总线。第一系统总线控制单元15的微处理器11控制多媒体的SOC处理器的组件。可以采用由ARM(高级RISC机械有限公司)制造的ARM1020E作为微处理器11，但是本发明并不限于此。在本发明中，可以使用由ARM引入的AMBA(高级微处理器总线结构)来连接微处理器11和总线接口12。

在广泛使用诸如SDRAM或RDRAM(Rambus DRAM)的存储器之前就已经设计出了AMBA。因此，当使用诸如EDO RAM(扩展数据读出RAM)的存储器时，在性能上没有大问题。然而，当使用块存取存储器时，AMBA的性能可能被降低。

因此，在总线接口12和第一系统总线仲裁器13之间使用用于支持块存取存储器的分离总线结构。总线接口12连接微处理器11和第一系统总线仲裁器13之间的总线。在相关技术中众所周知的DOAA(数据定向仲裁结构)总线可以作为能够支持决存取存储器的总线系统来应用。

第一系统总线仲裁器13仲裁控制单元10、第一SDRAM控制器电路单元50、GBUF 60、编码器/解码器电路单元70、外围DMA电路单元80、第一电桥DMA电路单元91和第二电桥DMA电路单元90来访问第一系统总线。第二系统总线仲裁器18被配置独立于第一系统总线仲裁器13而操作，并且仲裁第二SDRAM控制器电路单元20、预处理器电路单元30、后处理器电路电源40、图像加速器41和第一电桥DMA电路单元91来访问第二系统总线。

当访问由控制单元10控制的第一系统总线和第二系统总线冲突时，它们之间的优先等级可以通过第一系统总线仲裁器13和第二系统总线仲裁器18使用不同的方法来决定。对于需要大量数据的电路单元，可以提供总线访问的优先级。

预处理器电路单元30将从外部(即，外部系统)接收的图像信号转换成能被视频编码器压缩的信号。换句话说，在考虑CRT特性而应用着色较正之后，从CMOS图像传感器输入的信号被从RGB信号转换成YUV信号。从外部输入的信号在被转换成亮度信号Y以及色差信号Cb和Cr之后也可以被处理。而且，ITU-R(国际电信联盟无线通信部门)601和605格式也可以输入其中，并且还可以将期望的信号格式输入到视频编码器。

编码器/解码器电路单元70通过压缩输入信号而产生被压缩的数据，并且通过对压缩的数据解压缩来输出被编码的图像信号。因为为了传送它的大量的数字图像信号必须压缩数字图像，所以需要这种处理，并且被压缩的图像必须解压缩以便后来使用。

编码器/解码器电路单元70需要大量的计算来执行视频CODEC，视频CODEC包括诸如H.263、MEPG-2、MPEG-4和JPEG的图像压缩标准。因此，不使用微处理器11来执行计算。相应地，由于使用系统的硬件执行计算处理，所以能够提高系统的性能。

与第二系统总线连接的后处理器电路单元40控制LCD或CRT来显示被编码的图像信号。后处理器电路单元40的处理包括步骤：将YUV信号转换成RGB信号；以不小于16bpp的模式执行图像数据的淡化(paletting)；以及对无用的附加显示颜色进行浓淡(dithering)处理。

后处理器电路单元40支持4、8、16和32bpp的色浓度，并且具有错误扩散和当显示装置的着色数量小于数字图像的着色数量时进行浓淡处理的功能。

图像加速器41使用硬件来处理有关图像处理的计算。通常，图像是由许多线和面组成的，其中在线和面上具有颜色。因此，对于图像需要大量的计算，并且如果微处理器11处理图像计算，则整个系统的处理速度降低。为了避免这个问题，图像加速器41与微处理器11分别提供，并且图像加速器41对于被压缩的输入信号执行图像计算，因此降低了微处理器11的计算需求并提高了系统的整体性能。

图像加速器41对将输入到显示装置的图像信号执行二维/三维的图像计算。由图像加速器41执行的三维图像计算是几何计算和着色计算，如下文所述。

与第一系统总线连接的第一SDRAM控制器50和与第二系统总线连接的第二SDRAM控制器20控制外部连接的SDRAM。SDRAM是计算速度升级的DRAM，采用双交叉存取技术，并使用管道方法来处理内部计算。SDRAM将它的时钟速度与微处理器11同步，并且采用突发模式，其中在第一位被访问后设置一个时钟而快速输出一系列的数据位。当将被访问的所有位以顺序访问并第一位是相同行时，该突发模式是有用的。

对每个系统总线，多媒体的SOC处理器考虑第一系统总线和第二系统总线之间的速度差，通过使用分离的SDRAM而输入和输出数据。结果，缓和了总线访问产生的瓶颈现象。输入到SDRAM和从SDRAM输出的数据的长度可以是16位或32位。

连接于控制单元10和第一系统总线之间的GBUF 60是一种类似于安装于微处理器11内部的高速缓存的缓冲器。GBUF 60通过应用局部性原理而几乎具有与最快的存储器相同的速度。同时GBUF 60具有大量的存储容量，并具有半导体存储器的低成本。

当ARM1020E处理器作为微处理器11应用时，该处理器具有32Kbyte的内部数据高速缓存和32Kbyte的内部指令高速缓存。因此，微处理器11内部的码片高速缓存发挥第一高速缓存的作用，并且GBUF 60发挥第二高速缓存的作用。GBUF 60可以被用作其他电路单元的辅助缓冲器，代替被用作第二高速缓存。换句话说，GBUF 60可以保存将被执行辅助图像加速器41的图像计算的数据。最好是由SRAM用双端口来执行GBUF 60。

多个外围设备控制器200...280用外围设备总线连接。在多个外围设备控制器中，有定时器控制器200、RTC控制器205和中断控制器210。

对于通信，有UART(通用异步收发器)控制器240、IrDA(红外数据协会)控制器250、12C(内部IC控制)空制器255和以太网控制器260。

对于存储卡控制，有PCMCIA/CF(个人计算机存储卡接口协会/压缩闪存)控制器220、MMC/SD(多媒体卡/安全盘)控制器225以及MS(存储棒)控制器230。

而且，还有AC’97控制器265和闪存控制器270。最后，有GPIO(通用输入输出)控制器235、触摸屏的SSP(同步序列协议)控制器275、以及PS2控制器280。最后三个控制器与外围设备总线连接并控制与外部连接的外围设备。与第一系统总线连接的外围DMA电路单元80被用作外围设备的DMA。

另一方面，第一电桥DMA电路单元91在第一系统总线和第二系统总线之间传送数据，以及第二电桥DMA电路单元90在第一系统总线和外围设备总线之间传送数据。

输入的或显示的图像的大小对与第一系统总线连接的编码器/解码器电路单元70的影响不大。因此，可以使用相对慢的时钟信号。然而，与第二系统总线连接的LCD/CRT控制器电路单元40将独立驱动LCD或CRT，并且当在LCD或CRT上显示的图像大小大时，将提供一个快速时钟信号。因此，在上述的相关技术中，当由于它们不同的时钟信号而具有不同的处理速度的电路单元共享系统总线时，通过使用一个慢时钟信号将整个系统的速度设置为电路单元的速度，或使用快速时钟信号的电路单元许多次处于备用状态。这导致整个系统的性能下降，这是相关技术的缺点。

为了克服至少这个相关技术的缺点，第一电桥DMA电路单元91允许每个系统在不同的速度下独立地操作，并且通过以不同速度连接第一系统总线和第二系统总线来有效地互相通信数据。第一电桥DMA电路单元91通常通过块来传送数据，但是也可以在更小的单元中传送数据。

在以快速操作的第一系统总线和以相对慢的速度操作的外围设备之间的数据传输的情况中，连接第一系统的电路单元进入备用状态，以使第一系统总线的速度符合外围设备的速度。在这种情况中，具有与第一电桥DMA电路单元92相同结构的第二电桥DMA电路单元90以不同的速度连接两个总线。

图2示出了图1的多媒体的SOC处理器的详细方框图。预处理器电路单元30(在图1中)包括预处理器31和视频/图像换算装置32。预处理器31具有两个通道，用于处理从外部输入的图像信号并然后输出到视频/图像换算装置32，并且进一步将所处理的图像信号输出到第一系统总线，以压缩数字图像信号。预处理器31处理从外部照相机输入的视频信号或图像数据，以对于视频信号编码器或显示装置提供压缩的信号，并且将被压缩的信号传送到视频/图像换算装置32。

视频/图像换算装置32将从预处理器31传送的视频信号或图像数据的大小改变为由用户设置的大小。最好是，对于用户有一个键输入单元(未示出)以便输入设置数据，并且该键输入单元可以通过外围设备总线来连接。然而，键输入单元不是必需的。结果，在显示的窗口上由用户做出的各种各样的调整能够响应硬件层。

图像加速器41与纹理/像素高速缓存42以及GBUF60连接，并且与存储几何信息的外部存储器通信数据。在本发明的一个示例性实施例中，第二SDRAM 308保存几何信息，并且图像加速器41通过第二系统总线与第二SDRAM 308连接。为了容易地与图像加速器41通信数据，最好是SDRAM 308与控制单元10同步时钟速度，具有与第二系统总线的相同时钟频率。

图像加速器41包括几何计算单元41a和着色计算单元41b。三维图像处理可被概略地分为几何和着色处理。几何处理在屏幕上显示对象，并且一旦在屏幕上显示对象则着色处理获取诸如颜色、亮度和设计的视觉效果。对于着色处理，提供阴影面消除处理和纹理处理。这两种处理需要Z缓冲器和外部存储器，该外部存储器称作纹理存储器。几何计算单元41a对一个输入图像信号执行几何处理，着色计算单元41b对输入图像信号执行着色处理。

图像加速器41经由第二系统总线从第二SDRAM 308接收几何信息，以便执行输入图像信号的三维图像处理。几何计算单元41a根据所传送的几何信息执行几何处理。

纹理/像素高速缓存43具有Z缓冲器(未示出)和纹理存储器(未示出)。该Z缓冲器消除不由2D/3D图像加速器41表示的阴影面，纹理存储器保存将被显示的对象的2D信息。

通过使用具有双端口的SRAM来实现GBUF 60，该双端口具有类似于微处理器11内部提供的高速缓冲存储器的快速处理速度。GBUF 60可以与微处理器11的高速缓冲存储器一起操作，或作为其他设备的辅助缓冲器。换句话说，当执行命令超过微处理器11的内部高速缓冲存储器的容量时，超过高速缓冲存储器的容量的命令可以存储在GBUF 60。

微处理器11依次执行高速缓冲存储器的某一数据区域中的命令，直到高速缓冲存储器中没有数据，或所有的处理结束。然后，微处理器11转向主存储器并引起来自主存储器的下一块。当对于上述计算使用诸如GBUF 60的缓冲器时，首先执行高速缓冲存储器中保存的命令。然后，从GBUF 60直接执行剩下的命令。从而，对于与外部SDRAM通信，可以降低命令执行时间和带宽，并且能够升级整个系统的性能。

另外，GBUF 60可以保存将由补充图像加速器41图像操作的图像信号的数据。换句话说，GBUF 60可以保存从第二SDRAM 308传送的几何信息。在这种情况中，图像加速器41通过直接访问GBUF 60能够接收几何信息，该GBUF 60直接与图像加速器41连接。因此，图像加速器41可以减小访问外部存储器所需的时间并且能够提高整个系统的效率。

对于三维图像处理，表示纹理的纹理信息和用于显示的帧范围的信息保存在第一SDRAM 306中。第一SDRAM 306可以和与第一系统总线连接的GBUF 60通信数据。

图像加速器41能够直接访问GBUF 60，就如同它们直接互相连接一样。因此，当执行图像处理时，保存在第二SDRAM 308中的几何信息可被移到GBUF 60。然后，图像加速器41可以降低访问第二SDRAM 308所需的时间。因此，图像处理的速度能够提升。同时，如果第二系统总线的时钟频率大于第一系统总线的时钟频率，则到图像加速器41的控制单元10的访问速度变得更快。从而，整个系统的性能提高。

LCD/CRT控制器44控制连接到SOC处理器的外部的LCD或CRT的显示。可以同时驱动LCD和CRT来显示。

编码器/解码器电路单元70包括DCT/IDCT(离散余弦变换/逆DCT)和Q/IQ(量化/逆量化)电路71，以及ME/MC(运动估计/运动压缩)电路72。

对于输入信号的压缩，DCT/IDCT和Q/IQ电路71将一张输入图像分段为8×8像素的正方块，并且执行DCT(离散余弦变换)，然后通过将来自DCT的值按预定值划分并对该结果取整到最接近步长值来进一步执行量化。

对于被压缩信号的解压缩，DCT/IDCT和Q/IQ电路71通过将每个8×8像素块的每个值乘以预定步长值来执行逆量化，并且对每个逆量化的块进一步执行IDCT(逆离散余弦变换)。

对于压缩图像数据，有两种方法：在一个输入屏幕内压缩图像数据，以及通过使用连续屏幕和输入屏幕的信息和关系来压缩图像数据。ME/MC电路72通过使用输入内部频率的信息，经过运动估计和补偿来压缩和解压缩图像数据。ME/MC电路72的ME电路计算输入图像信号的运动矢量，MC电路通过使用在DCT/IDCT的IDCT电路以及Q/IQ电路72产生的像素值与由运动矢量补偿的每个块的像素值之间的差来解压缩图像数据。由于运动估计和补偿的计算需要最大量的视频CODEC的计算，所以ME/MC电路72根据硬件层分离并执行计算。ME/MC电路72与DCT/IDCT以及Q/IQ电路71一起使用。

对于一种计算模式，电源控制器100阻止时钟信号到不需要时钟信号电路单元，并将时钟信号提供给需要时钟信号的电路单元，因此能够降低全部的功率消耗。当电源控制器100中断第一SDRAM控制器电路单元50和第二SDRAM控制器电路单元20的计算时，需要刷新来维持被存储的信息。因此，从一个时钟信号被阻止并且变成低时刻开始执行自刷新模式。PLL(锁相环路)102将从外部借还搜的时钟信号分配到需要在电源控制器101控制下的时钟的电路。系统控制器104允许诸如照相机和LCD的外围设备连接到外部来操作。计数器/定时器103提供操作微处理器11所需的信号。

下面，将参考图1和2描述根据本发明的一个示例性非限定实施例的、用于多媒体的SOC处理器的计算处理。首先，预处理器31将一个经由CMOS图像传感器305输入的图像信号转换成能够被压缩的信号，并且经第一电桥DMA电路单元91将被转换的输入信号发送到编码器/解码器电路单元70。编码器/解码器电路单元70对输入信号进行压缩和解压缩，并且被处理的信号经第一电桥DMA电路单元91发送到LCD/CRT控制器电路单元44。

LCD/CRT控制器电路单元44处理输入数据，以便在LCD 302上显示数据。被处理的数据可以通过DAC(数模转换器)303进一步显示在CRT 304上。在该处理中，当数据必须保存和输入与输出时，通过第一SDRAM控制器电路单元50或第二SDRAM控制器电路单元20使用第一外部SDRAM 306或第二SDRAM 308来达到这些目的。

当必须控制外部装置时，微处理器11经由第一系统总线和第二电桥DMA电路单元90通过发送必要的数据到外围设备总线来操作必需的外围控制器。

GBUF 60可以当微处理器11正在被操作时使用。而且，当微处理器11碰到一种在命令的解译和执行期间可以由具有独立功能的电路计算的命令时，相应的电路单元被通知了该命令，因此电路能够在硬件层处理该命令。相应地，提高了SOC的性能。

本请求的发明可以以一种计算机可读介质来执行，该计算机可读介质包括一组用于执行上述处理的指令。如上所述，可以提供用于执行本发明的计算机软件。

本发明具有各种各样的优点。例如，但并不限于，根据本发明的SOC处理器，有关输入图像信号的三维图像计算独立于微处理器操作，因此，微处理器的负载降低，从而提高了整个系统的性能。

虽然已经描述了本发明的优选例，但是本领域的技术人员应当理解，本发明并不限于所述的优选例，而且在不脱离本发明的精神和范围的情况下，可以进行形式和细节上的各种改变。相应地，本发明的范围不限定于所述的访问，而是以所附的权利要求为准。

Claims

1.一种用于多媒体的片上系统处理器，包括：

预处理器，用于将外部图像信号转换成可压缩的信号；

编码器/解码器，通过压缩可压缩的信号来产生被压缩的数据，并对所述被压缩的数据进行编码以生成被编码的图像信号；

后处理器，将所述被编码的图像信号转换成由图像显示装置使用的格式；

图像加速器，对于在图像显示装置上输出的图像信号来处理三维图解计算；

第一系统总线，连接到所述编码器/解码器单元；以及

第二系统总线，连接于所述预处理器、所述后处理器、以及所述图像加速器之间，

其中所述第一系统总线和第二系统总线通过电桥DMA电路单元互相通信数据，并且控制器控制所述预处理器、所述编码器/解码器、-所述后处理器和所述图像加速器。

2.如权利请求1所述的片上系统处理器，其中第一系统总线的时钟频率大于第二系统总线的时钟频率。

3.如权利请求1所述的片上系统处理器，其中所述图像加速器包括：

几何计算单元，执行几何计算以在图像显示装置上显示物体；以及

着色计算单元，以颜色、亮度和图案中的至少一种来对在所述图像显示装置上显示的物体的直观表示执行着色计算。

4.如权利请求3所述的片上系统处理器，进一步包括纹理/像素高速缓存，被配置用来存储将要显示的物体的2-维信息，并在三维图像处理之后用于消除图像信号的阴影面。

5.如权利请求4所述的片上系统处理器，进一步包括连接于控制单元和第一系统总线之间的缓冲器，其中所述缓冲器能够存储用于支持所述图像加速器的图像数据。

6.如权利请求5所述的片上系统处理器，其中通过使用双端口的静态随机存取存储器来执行所述缓冲器。

7.如权利请求5所述的片上系统处理器，其中所述缓冲器能够接收来自具有几何信息的外部存储器的数据。

8.如权利请求7所述的片上系统处理器，其中所述外部存储器是一种具有与控制单元的时钟速率同步的时钟速率的同步动态随机存取存储器。

9.如权利请求7所述的片上系统处理器，其中所述图像加速器通过直接地访问所述缓冲器来接收所存储的信息。

10.一种在片上系统上执行多媒体处理的方法，包括步骤：

将外部图像信号转换成可压缩的信号；

将可压缩的信号压缩以产生被压缩的数据，并且对已压缩的数据进行编码以生成被编码的图像信号；

将被编码的图像信号转换成由图像显示装置使用的格式；以及

对于在图像显示装置上输出的图像信号来处理三维图解计算；

其中所述压缩是在连接到第一系统总线的电路中执行的，并且所述转换步骤和所述处理步骤是在连接到第二系统总线的电路中执行的，以便所述第一系统总线和所述第二系统总线能够以不同的各自时钟频率操作，以及

其中所述第一系统总线和所述第二系统总线通过电桥DMA电路单元互相通信数据，并且控制器控制所述转换步骤、所述压缩步骤、以及所述处理步骤。

11.如权利请求10所述的方法，其中第一系统总线的时钟频率大于第二系统总线的时钟频率。

12.如权利请求10所述的方法，其中所述处理步骤包括：

执行几何计算以在图像显示装置上显示物体；以及

以颜色、亮度和图案中的至少一种来对在所述图像显示装置上显示的物体的直观表示执行着色计算。

13.如权利请求12所述的方法，进一步包括步骤：存储将要显示的物体的2-维信息，并在三维图像处理之后消除图像信号的阴影面。

14.如权利请求13所述的方法，进一步包括步骤：在缓冲器中存储图像数据以支持所述处理步骤。

15.如权利请求14所述的方法，其中通过使用双端口的静态随机存取存储器SRAM来执行所述缓冲器。

16.如权利请求14所述的方法，其中所述缓冲器接收来自具有几何信息的外部存储器的数据。

17.如权利请求16所述的方法，其中所述外部存储器是一种具有与控制单元的时钟速率同步的时钟速率的同步动态随机存取存储器。

18.如权利请求16所述的方法，其中通过直接访问所述缓冲器的处理，所述被存储的信息在图像加速器中被接收。

19.一种计算机可读介质，被配置用来存储执行片上系统上的多媒体处理的指令，所述指令包括：

将外部图像信号转换成可压缩的信号；

将被编码的图像信号转换成为由图像显示装置使用的格式；以及

其中所述第一系统总线和所述第二系统总线通过电桥DMA电路单元互相通信数据，并且控制器开始所述转换指令、所述压缩指令、以及所述处理指令。

20.如权利请求19所述的计算机可读介质，其中第一系统总线的时钟频率大于第二系统总线的时钟频率。