CN1464415A - 一种多处理器系统 - Google Patents

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本发明公开了一种多处理器系统，包括：一个主CPU单元21、多个次CPU单元22、一个总线仲裁器23和多个总线器件24；主CPU单元21和次CPU单元22都挂接在总线上，总线仲裁器23负责仲裁挂接在总线上的总线器件24和CPU单元的使用总线请求；各CPU单元的功能静态分配，完成固定的处理任务；主CPU单元、次CPU单元以及总线器件之间通过总线通信。本发明适用于计算机通信领域中需要多个CPU对外界输入通信数据进行迅速处理的场合，是一种结构简单的多处理器系统。

Description

一种多处理器系统
技术领域
本发明涉及一种结构简单的多CPU(中央处理单元-Central process unit，通常简称为处理器)系统实现方法，尤其涉及计算机通信领域中需要多个CPU对外界输入通信数据进行迅速处理的场合。
背景技术：
为了提高路由器或服务器的处理能力，人们在努力发展多CPU的并行处理技术。目前多CPU技术主要有SMP(对称多处理器-symmetric multipleprocessor)共享存储器技术、集群技术和NUMA(非均匀存储器存取结构-NonUniform Memory Access Architecture)技术。
SMP共享存储器系统把多个处理器与一个集中的存储器相连。在SMP系统中增加更多处理器的难点是系统不得不消耗资源来支持处理器抢占内存问题。现在的SMP系统基本上都采用增大Cache(高速缓冲存储器)容量的方法来减少抢占内存问题，因为Cache是CPU的“本地内存”，Cache不支持共享，这样就不会出现多个CPU抢占同一段内存资源的问题了。然而，Cache又引起了另一个较难解决的所谓“内存同步”问题。在SMP系统中，各CPU通过Cache访问内存数据时，要求系统必须经常保持内存中的数据与Cache中的数据一致，若Cache的内容更新了，内存中的内容也应该相应更新，否则就会影响系统数据的一致性。由于每次更新都需要占用CPU，还要锁定内存中被更新的字段，而且更新频率过高又必然影响系统性能，更新间隔过长也有可能导致因交叉读写而引起数据错误，因此，SMP的更新算法十分重要。目前的SMP系统多采用侦听算法来保证CPU Cache中的数据与内存保持一致，整个系统的设计复杂。
集群(Cluster)技术是近几年兴起的一项技术。它是一组相互独立的计算机，利用高速通信网络组成一个单一的计算机系统。由于CPU之间通信是通过内部局域网来进行，所以不能满足需要CPU之间高速通信、每个CPU都要对I/O器件得请求立即响应的场合。
NUMA是在八十年代后期作为斯坦福大学的一个研究项目诞生的。目前已经推出第三代NUMA系统。该系统将所有的处理器和存储器通过高性能的交叉开关连接在一起。这些处理器、存储器和交叉开关的结合组成一个完整的互联结构，实现也非常复杂。从操作系统角度考虑，为了充分发挥多处理器系统的并行处理能力，操作系统必须有能力动态分配每个进程在运行时所占用的CPU；同时保证运行在不同CPU上的进程能彼此通信，且通信方式不能因为进程所在的CPU不同而出现差异。此外，系统还必须提供一套工具软件，在源程序编译时对代码进行优化，使程序的平发性能高，适合多处理器系统。
发明内容：
本发明解决的技术问题是提出一种多处理器系统，特别适合于CPU之间分工明确，各自访问相对独立的内存空间，且CPU之间需要快速通信、对I/O(输入/输出)请求能够做出立即响应的场合，本发明可以在不增加操作系统的复杂程度的同时，利用原先工作在单个CPU上的操作系统，解决上述多CPU系统的缺点。
本发明所述的多处理器系统，包括：一个主CPU单元、多个次CPU单元、一个总线仲裁器和多个总线器件；主CPU单元和次CPU单元都挂接在总线上，总线仲裁器负责仲裁挂接在总线上的总线器件和CPU单元的使用总线请求；各CPU单元的功能静态分配，完成固定的处理任务；主CPU单元、次CPU单元以及总线器件之间的通信时都是通过总线进行的；
主CPU单元包括：主CPU、主桥芯片和主存储器，主桥芯片通过局部总线与主CPU相连，通过内存总线与主存储器连接，并挂接在总线上；主桥芯片在需要使用总线时需要获得总线仲裁器的仲裁；主CPU负责配置所有挂接在总线上的总线器件的初始化；
次CPU单元包括：次CPU、本地桥芯片和本地存储器，本地桥芯片通过局部总线与次CPU相连，通过内存总线与本地存储器连接，并挂接在总线上；本地桥芯片在需要使用总线时需要获得总线仲裁器的仲裁。
所述的主存储器和本地存储器被分成两部分：
a，只能被对应的CPU访问的部分；
b，同时可以被对应的CPU和所有连接到总线的设备访问的部分。
所有的b类存储器在地址空间内统一编址。
从硬件的角度来看，本发明所提出结构的优点在于：
1.结构简单，不必设计SMP结构中多个CPU访问主存储器时复杂的总线与主存储器仲裁逻辑。普通的支持单CPU的桥芯片就可以用来当作我们所需的主桥芯片与本地桥芯片。但只有主桥芯片在系统上电时执行初始化功能。
2.主CPU随时都可以访问所有的主存储器空间，所有的次CPU随时都可以访问所自己对应本地存储器的a类空间，不存在因共享内存而等待的问题。因而系统的并行处理能力强。
3.因为PCI器件与CPU的桥芯片都挂接在同一条总线上，PCI器件与CPU之间的通信能力远远高于集群系统中使用的高速局域网。
从操作系统的角度来看，因为每个次CPU只是完成单一的功能模块。这是一种静态配置，操作系统没有必要实现普通多CPU系统中的动态进程管理功能，也不需要提供工具软件对程序进行有关进程动态分配的代码优化。因此大大简化了软件的开发，采用普通的工作在单个CPU上的操作系统即可。
附图说明：
图1是现有技术的SMP共享存储器系统的结构示意图。
图2是本发明的多处理器系统结构示意图。
图3是本发明的优选实施例多处理器路由设备结构示意图。
具体实施方式：
下面结合附图对本发明的多处理器系统进行详细说明：
如图1所示是现有技术的SMP多CPU共享存储器系统结构示意，假设系统中采用的是PCI(外围器件互联接口peripheral component interconnection)总线。主存储器连接在包含总线和内存仲裁功能的桥芯片上，每个CPU都有相同的访问PCI总线和主存储器的权利。在多个CPU同时访问主存储器或PCI总线时，由桥芯片完成仲裁功能，确定哪个CPU首先具有访问主存储器或PCI总线的权利。代表多个处理器访问PCI总线的桥芯片在访问PCI总线时，它需要和PCI器件一样，向PCI总线仲裁器发出申请，只有在获得许可后才可以使用PCI总线。PCI总线仲裁器可以不作为一个单独的芯片存在，可以集成在任何一个设备中。
如图2所示本发明的多CPU系统结构，假设系统采用了PCI总线(基于其它总线的结构与此类似)。在这种结构中，系统中有一个主CPU单元21和多个次CPU单元22。其中的主CPU211与次CPU221的区别在于初始化时，主CPU211负责配置所有挂接在PCI总线上的器件24初始化工作。从其它PCI器件的角度来看，本地桥芯片222与普通PCI器件24一样。次CPU单元22所处的位置与图1中的一个PCI器件一样。次CPU221所在的本地桥芯片222在占用PCI总线时，跟PCI器件24和主桥芯片212一样，都需要获得PCI总线仲裁器23的允许。
主存储器213和本地存储器223被分成两部分：
a，只能被对应的CPU访问的部分；
b，同时可以被对应的CPU和所有连接到总线的设备访问的部分。
所有的b类存储器在地址空间内统一编址。
所有连接到PCI总线上的设备都有地址寄存器，记录系统初始化时主CPU211分配给每个器件的存储器空间。主CPU211、次CPU221以及PCI器件24之间的通信时都是通过PCI总线进行的。连接到PCI总线上的任何设备向CPU(包括主CPU211和次CPU221)发送信息时，是通过把信息写入CPU的b类存储器进行的；在向其它PCI器件24发送信息时，是通过把信息写入PCI器件拥有的少量内置存储器进行。
在CPU之间功能划分上，采用静态分配，即每个CPU只完成固定的任务，操作系统不需要具有在不同CPU之间动态分配进程的功能。这样，主CPU211与次CPU221在操作系统的选择上没有任何牵连，可以分别选用不同的操作系统，只需另外增加一个用于多处理器间进行通信的驱动程序。
本发明所述的多处理器系统的结构特别适用与一些特定的应用场合，例如对于PCI器件频繁地发送长度很短的信息，请求CPU提供服务。CPU因这些请求而频繁调用的任务模块功能非常单一，而且任务模块需要访问的存储器空间固定，别的CPU很少访问这段空间。此时，可以采用本发明所提出的结构，让次CPU去完成这项工作。在必须更新次CPU的信息时，主CPU采用约定的信息格式，通过PCI总线把信息发送到次CPU所属的b类存储器，次CPU随后修改保存在本地存储器中的内容。其它PCI设备也可以直接发送请求到所有CPU的b类空间。
在计算机通信领域，需要对输入设备的数据分组进行迅速处理，一些经常被调用的功能模块只访问变化频率很慢的数据结构，因此很适合采用本发明所提出的结构，让这些模块在次CPU运行。主CPU控制整个系统的运行，通过在PCI总线上发送信息来更改次CPU所需的数据结构时。
下面再结合图3以一个多处理器路由器设备为例来进行说明：
早期路由器由单个通用CPU(中央处理单元-Central process unit，通常简称为处理器)和多个线卡组成，CPU和线卡通过一组共享总线互相连接。处理器上运行路由协议，负责维护一个转发表。通过线卡进入路由器的分组通过共享总线到达处理器，在处理器中查找转发表以确定下一跳路由。然后分组再次通过共享总线传送到相应的输出线卡。这种系统的性能受到总线速度和中央处理器处理能力的限制。
近几年来路由器技术发展很快，出现了IP(网际互联协议-Internet protocol)交换、标签交换和多协议标签交换等技术，线卡和主CPU之间、线卡与线卡之间通过高性能的交换机制进行连接。通常在每个线卡上维护一个局部的转发表和本地处理器(或者网络处理器)，在线卡收到数据分组时不必都经过主CPU处理，而是直接搜索处于本地的局部转发表，以确定输出线卡的端口号。如果在局部转发表中找到对应的转发信息，则数据分组直接通过交换结构转发到输出线卡，同时更改数据分组头部中的必要信息。这个过程不需要主CPU的参与。只有在局部转发表中不存在所需的路由信息时，才通过交换结构请求中央处理器查找位于主存中的全局转发表，从而获得相应的路由信息，把数据分组转发出去，同时更新线卡中的转发表，以便在下次遇到相同地址(如果转发分组依据的是目的地址)的分组时能迅速转发出去。查找转发表是一项耗时的工作，线卡中的转发表不能太大，否则影响查找速度，因此只包含主存中全局转发表的部分内容；另一方面，如果每个线卡都维护完整的全局转发表，在主CPU根据路由算法更新转发表时，要同时更新所有线卡中的全局路由表，这也是一项费时的操作。
如果线卡收到目的地址属于这台路由器本身的数据分组，它把所有的这类分组转发到主CPU，因为这类分组通常包含了控制信息、外部链路信息等。中央处理器要对这些分组进行识别和深层次的处理，并根据需求进行回复。
在线卡中通常还包含简单的数据统计、状态监控、链路控制功能。主CPU要对所有线卡上的信息进行汇总、分析和集中控制，并完成必要的统计功能。在某些设计中，还会要求路由器有计费功能。
因此，虽然在目前的设计中主CPU的负担较早期路由器中的负担相对有所下降，但由于线卡速率的提高，主CPU的处理能力仍是限制路由器性能的瓶颈。单纯地提高单个处理器的处理能力变得越来越难，而采用多个CPU的并行处理技术，才是提高处理能力有效途径。
如果采用本发明的多处理器系统，则路由器的硬件结构可以如图3所示。次CPU只是完成单一的查找转发表的功能。任何时候它在收到线卡通过PCI总线发来的查找转发表的请求时(请求信息的结构可以由设计者自行定义)，它搜索位于本地存储器的转发表，并把找到的结果按约定的信息结构通过PCI总线返回给原先发送请求的线卡。
如果转发表很大，一个次CPU不能满足系统能够要求查找速度，可以在系统中增加其它几个结构完全一样的次CPU，每个次CPU的本地存储器中只包含部分转发表的内容。所有本地存储器中的转发表中的内容构成一个完整的转发表。每个本地存储器中的存放的转发表要有一个很容易被线卡识别的特性，例如：假设系统中有4个次CPU，查找转发表是根据目的地址进行搜索，这样就可以简单的把转发表分成4类，所有以二进制数字“00”开始的地址对应的转发表条目放在的0号次CPU的本地寄存器，以“01”、“10”、“11”开始的地址分别放在的1号、2号、3号次CPU的本地寄存器。线卡了解系统中次CPU的数目，在向次CPU发出查找请求时，它知道所要查找的转发表条目放在那个次处理器中，因而可以把请求通过PCI总线直接发送到对应的次CPU，整个过程非常迅速。
在次CPU查找转发表的过程中，它能独立完成工作，不需要跟主CPU和其它次CPU通信。
在线卡收到目的地址属于这台路由设备的数据分组时，它把分组通过PCI总线发送给主CPU。因为这类分组通常包含了控制信息、外部链路信息等。主CPU要按照各种协议的要求对这些信息进行深层次的处理。如果外部数据链路发生变化，主CPU会更新转发表，此时它也是通过PCI总线按照约定的格式把这一信息通知次CPU，次CPU刷新它的转发表。
主CPU需要收集各个线卡的统计数据及状态信息，对这些信息进行处理，并且主CPU还负责协调整个设备的工作。主CPU与次CPU在操作系统的选择上没有任何牵连，可以分别选用不同的操作系统。
之所以能够在路由器中采用这种简单多CPU结构，是因为路由设备的主要性能取决于转发数据分组的速度，而查找转发表是一个独立的过程，查找转发表的功能主要在次CPU上实现。在查找转发表时，每个次CPU都只是访问自己所拥有的那部分转发表，它存放在自己专用的存储器中，因而不存在抢占内存的问题。各个CPU只要不请求使用PCI总线，就不会存在互相等待的问题。因此并行处理能力非常强。在线卡请求查找转发表时，它只把查找转发表所依据的关键词而不是整个数据分组发送到次CPU，因而占用PCI总线的时间很短，大大降低了访问PCI时冲突的频率。
在图3所示的路由设备结构中，在线卡上通常也有专用的CPU(或网络处理器)，但这些CPU并不是指的本发明。在线卡上也保存了部分转发表，但是它与保存在次CPU的本地存储器中的转发表不同，它保存了线卡在最近一段时间那所转发数据分组所依据的转发表条目。在每一个需要转发的数据分组到达线卡时，线卡中的CPU(或网络处理器)首先查找位于线卡上的这个转发表，如果能够找到所需的信息，分组可以直接转发出去，不需主CPU和次CPU的参与。如果找不到，线卡会依据所要查找条目的特点，计算出应该向哪个次CPU发出查找转发表的请求；在次CPU查找到所需信息后，通过PCI总线答复该线卡，线卡用该信息替换调过时的信息，并把分组转发出去。所有保存在次CPU本地存储器中的转发表构成一个完整的转发表。

Claims (6)

1.一种多处理器系统，包括：一个主CPU单元(21)、多个次CPU单元(22)、一个总线仲裁器(23)和多个总线器件(24)，其特征在于，主CPU单元(21)和次CPU单元(22)都挂接在总线上，总线仲裁器(23)负责仲裁挂接在总线上的总线器件(24)和CPU单元的使用总线请求；各CPU单元的功能静态分配，完成固定的处理任务；主CPU单元(21)、次CPU单元(22)以及总线器件(24)之间的通信时通过总线进行。
2.根据权利要求1所述的多处理器系统，其特征在于，所述的主CPU单元(21)包括：主CPU(211)、主桥芯片(212)和主存储器(213)，主桥芯片(212)通过局部总线与主CPU(211)相连，通过内存总线与主存储器(213)连接，并挂接在总线上；主桥芯片(212)在需要使用总线时需要获得总线仲裁器(23)的仲裁；主CPU(211)负责配置所有挂接在总线上的总线器件(24)的初始化。
3.根据权利要求1所述的多处理器系统，其特征在于，所述的次CPU单元(22)包括：次CPU(221)、本地桥芯片(222)和本地存储器(223)，本地桥芯片(222)通过局部总线与次CPU(221)相连，通过内存总线与本地存储器(223)连接，并挂接在总线上；本地桥芯片(222)在需要使用总线时需要获得总线仲裁器(23)的仲裁。
4.根据权利要求2或3所述的多处理器系统，其特征在于，所述的主存储器(213)和本地存储器(223)被分成两部分：
a，只能被对应的CPU访问的部分；
b，同时可以被对应的CPU和所有连接到总线的设备访问的部分；所有的b类存储器在地址空间内统一编址。
5.根据权利要求4所述的多处理器系统，其特征在于，连接在总线上的设备向CPU单元(21和22)发送信息时，该信息被写入CPU单元中存储器(213和223)的b类存储器中；连接在总线上的设备向总线器件(24)发送信息时，该信息被写入总线器件(24)的内置存储器中。
6.根据权利要求1、2或3所述的多处理器系统，其特征在于，所述的总线器件(24)还包括一个地址寄存器，记录系统初始化时主CPU(211)分配给该器件的存储器空间。
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C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication