CN1447566A

CN1447566A - 一种适用于以太网的dsp接收均衡电路

Info

Publication number: CN1447566A
Application number: CN 03116145
Authority: CN
Inventors: 叶凡; 任俊彦; 李宁; 沈泊; 郑增钰
Original assignee: Fudan University
Current assignee: Fudan University
Priority date: 2003-04-03
Filing date: 2003-04-03
Publication date: 2003-10-08
Anticipated expiration: 2023-04-03
Also published as: CN1238995C

Abstract

本发明是一种适用于10/100Base－TX以太网的DSP接收均衡电路。它以传统的判决反馈均衡器(DFE)为基础，在其模拟前端增加一阶零点可调的高频预增益电路(HFB)、自动增益控制电路(AGC)和基带漂移补偿电路(BLW)。其中BLW是一种改进的BLW电路，可通过数字算法调节增益值，使接收信号有合适的幅度，提高均衡性能。本电路可使传播距离增大到160米以上，传输性能大为改善。

Description

一种适用于以太网的DSP接收均衡电路

技术领域

本发明属集成电路技术领域，具体分析涉及一种适用于10/100Base-TX以太网的DSP接收均衡电路。

背景技术

10/100Base-TX以太网是应用于双绞线介质(有效距离100米)的有线数据通信技术，由于信道衰减会影响接收数据可靠性，因此需要接收均衡补偿信道损失。为达到802.3协议[1]的10^-10的误码率，信噪比必须高于19.4dB。

对于接收均衡，有些解决方案[2]采用模拟电路实现，通过三阶零极点位置可调的高通模拟滤波器补偿信道的衰减。这一解决方案只能针对特定情况的信道，灵活性差，而且性能(包括信噪比、误码率等)难以估计，传输距离只能达到100米的最低要求。另外模拟电路容易受到工艺的影响，可移植性差。

在数字通信中大量采用数字滤波器，通过判决反馈均衡(DFE)与最小均方(LMS)算法可以实现对非特定信道的自适应均衡[3]，而且采用数字均衡方案可以准确知道信噪比与误码率。但由于信道情况恶劣引起误收敛，采用传统的判决反馈均衡无法达到100米的传输距离要求。参考资料：[1]Carrier Sense Multiple Access With Collision Detection(CSMA/CD)Access Method andPhysical Layer Specification，ANSI/IEEE Standard802.3，2000Edition.[2]A CMOS Transceiver for 10-Mb/s and100-Mb/s Ethernet James Everitt[3]Digital Communications(Third Edition)John G.Proakis

发明内容

本发明的目的在于提出一种传输距离长、工艺性能好的适用于10/100Base-TX以太网的DSP接收均衡电路。

本发明提出的适用于10/100Base-TX以太网的DSP接收均衡电路，是以传统的判决反馈均衡器(DFE)为基础，在其模拟前端增加一阶零极点位置可调的高频预增益电路(HFB)、自动增益控制电路(AGC)和基带漂移(BLW)补偿电路。其总体结构框图如图1所示。

在判决反馈均衡(DFE)的模拟前端增加一阶零极点位置可调的高频预增益电路(HFB)，可通过数字算法调节具体零极点位置，使接收的信号可以收敛于正确的判决。

在判决反馈均衡(DFE)的模拟前端增加自动增益控制电路(AGC)，可通过数字算法调节具体增益值，使接收的信号有合适的幅度，提高均衡性能。

在判决反馈均衡(DFE)的模拟前端增加基带漂移(BLW)补偿电路，可通过数字算法调节补偿量，避免因为发送长连1信号在通过外部传输变压器时的低频分量损失。

上述均衡电路中，均衡主体(图1中equ_sum模块)采用判决反馈均衡器(DFE)，结构如图2所示。

(1)、新型基带漂移补偿(Base Line Wander Canceller)电路

根据协议[1]规定，100Base-TX采用MLT-3编码，具体规则如下表

数字输入	上次编码输出(Sn-1)	到上次为止最后跳变方向	本次编码输出(Sn)	到本次为止最后跳变方向	说明
数字输入	上次编码输出(Sn-1)	到上次为止最后跳变方向	本次编码输出(Sn)	到本次为止最后跳变方向	说明	0	S-1	S0-＞S-1	S-1	S0-＞S-1	数字输入0，编码输出与上一次输出相同。
S0	S-1-＞S0	S0	S-1-＞S0				S-1	S0-＞S-1	S-1	S0-＞S-1
S0	S-1-＞S0	S0	S-1-＞S0	S0	S+1-＞S0		S0	S+1-＞S0
S+1	S0-＞S+1	S+1	S0-＞S+1	S0	S+1-＞S0		S0	S+1-＞S0
S+1	S0-＞S+1	S+1	S0-＞S+1	1	S-1		S0-＞S-1	S0	S-1-＞S0	数字输入1，编码输出发生跳变，跳变幅度为1级，规律为+1-＞0-＞-1-＞0-＞+1…
S0	S-1-＞S0	S+1	S0-＞S+1		S-1		S0-＞S-1	S0	S-1-＞S0
S0	S-1-＞S0	S+1	S0-＞S+1		S0	S+1-＞S0	S-1	S0-＞S-1
S+1	S0-＞S+1	S0	S+1-＞S0		S0	S+1-＞S0	S-1	S0-＞S-1

其中符号S-1，S0，S+1分别代表传输正电平，零电平与负电平，可以归一化为+1，0，-1。

简单的一组编波形如图3。

显然，如果输入数据为长连0，则编码波形输出将一直保持不变，可以有长时间的+1或-1的情况。

由于以太网使用双绞线传输信号，根据协议[1]规定与设计定义，在芯片与外围双绞线接口处采用传输变压器将编码波形传输出去，在数据接收端同样通过变压器接收。如图4所示。

由于变压器是高通元件，直流信号无法通过，因此，如果传输码型为上面所述长时间的+1或-1的情况，或者更有可能的，+1出现次数在一段时间内远远多于-1，那么在接收端将有直流电平的损失，这种情况称为基带漂移(Base Line Wander，BLW)，一种情况如图5所示，更一般的情况如图6。

下面具体讨论BLW造成的结果：

由于信号为差分输出/输入，输出端为Vo+/Vo-，输入端为Vi+/Vi-。

Vo＝Vo+-Vo-，Vi＝Vi+-Vi-，

假设输出信号有正的直流分量，例如连续输出+1，引起BLW，造成Vo+与Vo-都损失直流分量而0靠近，损失为ΔV。

在接收端，Vi+＝Vo+-ΔV，Vi-＝Vo-+ΔV，

Vi＝Vi+-Vi-＝(Vo+-ΔV)-(Vo-+ΔV，)＝Vo-2ΔV

显然，BLW对信号只产生平移，而没有衰减。前面图5/6也可说明这一结论。

以上解释了BLW的原因，显然，这种情况会影响接收质量。

而且，DSP均衡器只能补偿衰减，对于信号平移无法直接处理。因此需要通过一个模拟模块专门将电平做相反的平移抵消BLW的影响，同时在均衡器中实现一种反馈控制系统控制相反的平移量的大小。

关于通过相反电平位移实现抵消BLW的电路结构。

文献[2]中一种电路结构如图7，输入电压为接收波形inp/inm相当于Vi+/Vi-，输出Voutp/Voutm为经过电平反向位移的波形。

原理如下：

inp/inm通过串联电阻R/2R/R，Voutp/Voutm在2R节点两端输出。Voutp/Voutm各通过固定电流源I接地，通过上拉电流镜分别有电流IM5/IM6流入Voutp/Voutm。

由于左边控制电路和电流镜作用，有IM5+IM6＝2I，或者IM5＝(I+ΔI)，IM6＝(I-ΔI)。ΔI由外部控制。

可以联立方程

I(R+)＝(Vi+-Voutp)/R

I(R-)＝(Voutm-Vi-)/R

I(2R)＝(Voutp-Voutm)/2R

(I+ΔI)+I(R+)＝I+I(2R)

I(2R)+(I-ΔI)+I(R-)＝I

可以解得

Voutp＝(3Vi++Vi-)/4-ΔIR/2

Voutm＝(Vi++3Vi-)/4+ΔIR/2

这样经过BLW补偿电路后输出共摸电平(Voutp+Voutm)/2＝输入共模电平(Vi++Vi-)/2

输出差摸电平(Voutp-Voutm)＝(Vi+-Vi-)/2-ΔIR

即Vo＝Vi/2-ΔIR

这样，该电路可以实现电平位移ΔIR。

这一电路的缺点：

首先，Vo＝Vi/2-ΔIR，输出被衰减了一半，对于后面均衡级不利。

第二，如果电平位移0.5V，ΔIR＝0.5V，如果R＝25ohm，ΔI＝20mA，这在CMOS集成电路中是很大的电流与很大的功耗。

第三，在集成电路内部使用电阻是应该尽量避免的，因为在片上集成电阻的精度与匹配性都不如晶体管好。

另一种可能方案是用D/A产生方向补偿量，然后与输入求和，但需要设计D/A，电路复杂，功耗大。

本发明提出的基带漂移补偿(BLW)电路，由源端短接的差分NMOS对管M1/M2和M4/M5、栅端短接的PMOS电流镜M3/M7和M6/M8经电路连接组成，电路结构如图8所示。其中，M1的栅端接in+，M2的栅漏短接接out+；

M3/M7栅端为BLW_ctrl，源端都接正电源vcc，M3漏端接M2漏端，M7漏端接I3正端，并与M8漏端短接；

M4/M5为M1/M2的对称部分，M4的栅端接in-，M5的栅漏短接接out-；

M8栅漏短接，源端都接正电源vcc，M6漏端接M4漏端，M8漏端接I3正端，并与M7漏端短接。

上述in+，in-为输入，out+，out-为输出。

I1、I2、I3为偏置电流，假设三组电路模块都有电流I从正端到gnd。

M1/M2/M3组成in+到out+的电平位移级。

M4/M5/M6组成in-到out-的电平位移级，工作原理与M1/M2/M3一样。

中间M7/M8为电流控制级。

以一边的电平位移级M1/M2/M3为例说明电路工作原理：

由于偏置提供I电流，有IM1+IM2＝I。

由于M3/M7为电流镜，IM2＝IM3＝IM7。

IM7电流大小由BLW_ctrl控制，如果BLW_ctrl与M7/M8漏端短接则有IM7＝I/2，更一般的情况，IM7＝k(VBLW_ctrl-Vt7)²＝I/2+ΔI。

这样，有

IM2＝I/2+ΔI

IM1＝I/2-ΔI

如果M1与M2有相同的宽长比，有

IM1＝β/2(Vin+-Vs-Vt1)²

IM2＝β/2(Vout+-Vs-Vt2)²

(β＝unCoxW/L，为管子参数)

假设Vt1＝Vt2＝Vt，有

Vout+＝Vin++((I-2ΔI)/β)^1/2-((I+2ΔI)/β)^1/2

在另一边，IM8＝I-IM7＝I/2-ΔI，同样可推导有

Vout-＝Vin-+((I+2ΔI)/β)^1/2-((I-2ΔI)/β)^1/2

这样经过BLW补偿电路后输出共摸电平(Vo++Vo-)/2＝输入共模电平(Vin++Vin-)/2

输出差摸电平(Vout+-Vout-)＝(Vin+-Vin-)-2(((I+2ΔI)/β)^1/2-((I-2ΔI)/β)^1/2)

即Vo＝Vi-ΔV，其中ΔV＝2(((I+2ΔI)/β)^1/2-((I-2ΔI)/β)^1/2)

这样，该电路可以实现电平位移ΔV。

偏移量最大(ΔImax＝I/2)为ΔVmax＝2(2I/β)^1/2

实际上由于衬偏效应，Vt1与Vt2略有差异，但影响不大。另外，三路电流也不必都是I，输入输出管W/L不一定相等，但电路原理是相同的。

与现有技术相比，本发明使用的BLW电路，没有衰减，不用电阻。即使要求最大偏移量为0.5V也只需100μA数量级的偏置电流，为原方案功耗的1/100左右。

仿真结果见图9所示。实线波形为输入in+，虚线波形为调整输出out+，可以看到通过合适的BLW_ctrl电压，可以使幅度很大的电压偏移恢复。

关于对BLW抵消的控制

传统方案用电荷泵滤波，电荷泵电流I＝25uA，电容C，如果最大偏移量的控制电压ΔV为0.5V，在1000周期(每周期t＝8ns)内从零调整到最大偏移，则有

ΔQ＝I*1000t＞CΔV，可求得C＜400pF。

然而C如果很小会引起控制电压抖动，影响均衡效果，因此从稳定性角度，C越大越好。

综合两方面考虑，C~350pF。

缺点：电容太大，不宜集成。

另外，在均衡收敛之前BLW工作有可能使均衡收敛失败。

本发明采用电荷泵滤波，并在数字反馈处加上调节占空比控制，简单的说，数字反馈控制累计向正/负方向的调节，正向调节累加器+1，负向调节累加器-1，只有累加器超过+/-阈值才对电荷泵做一次电压调节。

由于数字反馈控制累计相当于均匀滤波，可以显著减小抖动。另外控制累加器+/-阈值相当于控制滤波系数，因此可以用较小电容实现很小的抖动。

设计结果相同条件下C＝30pF就可以忽略控制电压抖动对均衡结果的影响。另外在均衡收敛之前用较大的+/-阈值可以调节滤波系数，有效防止误收敛。

优点：所需电容值为原方案1/10，面积大大节省。可有效防止误收敛。

本发明中使用的高频预增益电路(HFB)和自动增益控制电路和(AGC)均为常规电路。

本发明提出的DSP接收均衡电路传输距离大大生长，传输性能大为改善。传输距离可达160米以上，比传统模拟方案提高60米左右。而且信噪比也有准确反映，具体指标如下表，误码率远远低于10^-10的协议要求。

传输距离(米)	100	140	160
传输距离(米)	100	140	160	信噪比	～25.5dB	～22.5dB	～21dB
裕量	＞6dB	＞3dB	＞1.5dB	信噪比	～25.5dB	～22.5dB	～21dB

附图说明

图1为本发明的数字均衡总体框图。

图2为本发明判决反馈均衡器结构图。

图3为本发明MLT-3波形与编码数据。

图4为本发明以太网物理芯片双绞线界面示意图。

图5为本发明的一种基带漂移情况。

图6为本发明的更一般的基带漂移情况。

图7为本发明的BLW电路结构图。

图8为本发明的BLW位移电路结构图。

图9为本发明的仿真结果。

具体实施方式

对图1中的各模块，BLW、AGC/HFB、8bit ADC采用模拟集成电路，具体采用0.18μmCMOS集成电路工艺。虚线框内为数字均衡电路，通过verilog HDL综合后生成电路网表，经后端布局布线设计，采用0.1 8μmCMOS集成电路工艺实现。

对图8中的电路，M1/M2/M4/M5为NMDS管，M3/M6/M7/M8为PMOS管，I1/I2/I3可以通过NMOS电流偏置产生，用CAS CODE结构电流源效果更好，电源采用1.8V直流电压。

Claims

1、一种适用于10/100BaSe-TX以太网的DSP接收均衡电路，其特征在于以传统的判决反馈均衡器(DFE)为基础，在其模拟前端增加一阶零极点位置可调的高频预增益电路(HFB)、自动增益控制电路(AGC)和基带漂移(BLW)补偿电路。

2、根据权利要求1所述的DSP接收均衡电路，其特征在于基带漂移补偿(BLW)电路，由源端短接的差分NMOS对管M1/M2和M4/M5、栅端短接的PMOS电流镜M3/M7和M6/M8经电路连接组成。

3、根据权利要求2所述的DSP接收均衡电路，其特征在于对BLW抵消的控制采用电荷泵滤波，并在数字反馈调节处加上调节占空比控制：数字反馈控制累计向正/负方向的调节，正向调节累加器+1，负向调节累加器-1，只有累加器超过+/-阈值才对电荷泵做一次电压调节。