CN113687174A - 一种以太网phy高线性度基带漂移校准电路 - Google Patents
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Abstract
本发明公开一种以太网PHY高线性度基带漂移校准电路，属于电学电路领域，包括两部分：电荷泵和基带校准电路；所述电荷泵产生基带校准控制信号VLP输入至所述基带校准电路；所述基带校准电路输入还包括差分信号和参考电压VREF，所述基带校准电路根据输入的基带校准控制信号VLP与参考电压VREF的差值调整差分信号的直流电位，实现基带漂移校准。本发明由电荷泵电路实现积分功能，产生校准控制信号VLP来控制校准电路的补偿方向和大小，由高线性度源极退化放大结构对VLP与VREF的差异进行放大，产生补偿电流输出；最后在比例放大结构中与差分信号数据通路叠加，达到基带漂移校准效果。
Description
技术领域
本发明涉及电学电路技术领域，特别涉及一种以太网PHY高线性度基带漂移校准电路。
背景技术
随着通信技术的不断发展，人们对网络速度的要求也越来越高。最初的以太网传输速率只有10Mbps，称为标准以太网(10BASE-T)，已经难以满足人们对网络容量不断膨胀的需要。1995年3月，IEEE正式发布快速以太网(100BASE-TX)标准：IEEE 802.3u，开启了100M以太网时代，1999年6月IEEE发布基于双绞线的千兆以太网1000Base-T标准：IEEE802.3ab，千兆以太网芯片业务得到了广泛的应用。
由于10BASE-T、100BASE-TX、1000BASE-T以太网传输使用双绞线作为传输介质，根据IEEE 802.3相关协议规定，在芯片与双绞线接口之间需要通过变压器将信号发送出去，在接收端同样通过变压器将信号接收进来。由于变压器的高通特性，在它的截止频率50kHz以下的能量将会丢失，这意味着如果传输信号出现长时间的“+1”或“-1”，那么接收端将有直流电平损失。如图1所示，在接收一段长时间的“+1”或“-1”信号后，电平不能保持，而是随着时间下降，典型值为0.25V，如果在连续的两个周期内，紧接着的数据发生连续变化时，数据会跳变至允许的电压范围之外，导致误码的发生，这种情况称为基带漂移(BLW，BaseLine Wander)，这种情况在双绞线长度很短时也存在，所以接收电路必须对基带漂移现象进行补偿。
假设对端发送的差分信号为Vo1、Vo2，经过变压器后接收到的信号为Vi1、Vi2，在有基带漂移现象时，Vo1与Vo2直流分量损失为ΔV，方向相反，则接收信号为：
接收信号Vi为：
Vi＝Vi1-Vi2＝Vo1-Vo2-2ΔV＝Vo-2ΔV
在接收端产生2ΔV的基带漂移，基带漂移现象只对差分信号进行平移，幅度并不衰减。
发明内容
本发明的目的在于提供一种以太网PHY高线性度基带漂移校准电路，以解决背景技术中的问题。
为解决上述技术问题，本发明提供了一种以太网PHY高线性度基带漂移校准电路，所述以太网PHY高线性度基带漂移校准电路，包括两部分：电荷泵和基带校准电路；
所述电荷泵产生基带校准控制信号VLP输入至所述基带校准电路；
所述基带校准电路输入还包括差分信号和参考电压VREF，所述基带校准电路根据输入的基带校准控制信号VLP与参考电压VREF的差值调整差分信号的直流电位，实现基带漂移校准。
可选的，所述基带校准电路的BWN端连接参考电压VREF，BWP端连接参考电压VREF或者基带校准控制信号VLP；
当BWP端和BWN端同时连接参考电压VREF时，所述基带校准电路不进行基带漂移校准；
当BWN端连接参考电压VREF，BWP端连接基带校准控制信号VLP时，所述基带校准电路进行基带漂移校准。
可选的，所述电荷泵电路包括开关S1～S4、电容CP、电流源Iu、电流源Id和运放OP2；
开关S1的A端和开关S3的A端相连并连接电流源Iu；开关S1的B与开关S2的A端、运放OP2的正相输入端、电容CP上极板和控制信号VLP相连，电容CP下极板接地；开关S3的B端与开关S4的A端相连并连接运放OP2的输出端，运放OP2的输出端连接其反相输入端，为单位增益连接方式；开关S2的B端、开关S4的B端和电流源Id相连；
UP信号控制开关S1对电容CP充电，DN信号控制开关S2对电容CP放电。
可选的，所述基带漂移校准电路包括第一级放大电路、输出级电路和比例放大电路；
所述第一级放大电路包括NMOS管MN1～MN8、PMOS管MP1～MP8、电阻R5～R7和开关S6；NMOS管MN1的栅极连接所述基带校准电路的BWP端，NMOS管MN2的栅极连接所述基带校准电路的BWN端，NMOS管MN1的源极与NMOS管MN3的漏极、电阻R5的A端、电阻R6的A端相连，NMOS管MN2的源极与NMOS管MN4的漏极、电阻R5的B端、电阻R7的B端相连，电阻R6的B端与电阻R7的A端通过开关S6相连，NMOS管MN3、MN4、MN7、MN8的源极接地GND；
NMOS管MN1的漏极与PMOS管MP1的漏极、PMOS管MP3、MP5的栅极、输出信号VON1相连，NMOS管MN2的漏极与PMOS管MP2的漏极、PMOS管MP4、MP6的栅极、输出信号VOP1相连；PMOS管MP1、MP2、MP7、MP8的栅极接偏置电压VB1；PMOS管MP1的源极与PMOS管MP3的漏极相连，PMOS管MP2的源极和PMOS管MP4的漏极相连，PMOS管MP3、MP4、MP5、MP6的源极接电源VDD；PMOS管MP5的漏极与PMOS管MP7的源极相连，PMOS管MP6的漏极与PMOS管MP8的源极相连，PMOS管MP7的漏极与NMOS管MN5的漏极、NMOS管MN7的栅极、输出信号VOP2相连，PMOS管MP8的漏极与NMOS管MN6的漏极、NMOS管MN8的栅极、输出信号VON2相连；NMOS管MN5、MN6的栅极接偏置电压VB2，NMOS管MN7的漏极与NMOS管MN5的源极相连，NMOS管MN8的漏极与NMOS管MN6的源极相连；
所述输出级电路包括NMOS管MN9～MN14、PMOS管MP9～MP12、电阻R1～R2和运放OP1；PMOS管MP9的栅极与输出信号VON1相连，PMOS管MP10的栅极与输出信号VOP1相连，PMOS管MP9、MP10的源极连接电源VDD，PMOS管MP9的漏极与PMOS管MP11的源极相连，PMOS管MP10的漏极与PMOS管MP12的源极相连；PMOS管MP11、MP12的栅极接偏置电压VB1，PMOS管MP11的漏极与NMOS管MN11、MN13的漏极、电阻R1的B端、运放OP1正相输入端相连，PMOS管MP12与NMOS管MN12、MN14的漏极、电阻R2的B端、运放OP1反相输入端相连；NMOS管MN11、MN12的栅极接偏置电压VB2，NMOS管MN13、MN14的栅极与运放OP1的输出端相连，运放OP1的反相输入端与共模参考电位VCM相连，NMOS管MN11的源极与NMOS管MN9的漏极相连，NMOS管MN12的源极与NMOS管MN10的漏极相连，NMOS管MN9、MN10、MN13、MN14的源极接地GND；
比例放大级包括放大器OTA和电阻R1～R4，输出为VOP、VON。
可选的，所有NMOS管的衬底均连接至地GND，所有PMOS管的衬底均连接至电源VDD。
在本发明提供的以太网PHY高线性度基带漂移校准电路中，包括两部分：电荷泵和基带校准电路；所述电荷泵产生基带校准控制信号VLP输入至所述基带校准电路；所述基带校准电路输入还包括差分信号和参考电压VREF，所述基带校准电路根据输入的基带校准控制信号VLP与参考电压VREF的差值调整差分信号的直流电位，实现基带漂移校准。本发明由电荷泵电路实现积分功能，产生校准控制信号VLP来控制校准电路的补偿方向和大小，由高线性度源极退化放大结构对VLP与VREF的差异进行放大，产生补偿电流输出；最后在比例放大结构中与差分信号数据通路叠加，达到基带漂移校准效果。本发明与现有技术相比，采用源极退化放大结构，具有高线性度的特点；可通过电路配置调整源极退化电阻的阻值，从而实现校准灵敏度可调；宽校准范围为±1V。
附图说明
图1为基带漂移现象示意图；
图2为本发明提供的以太网PHY高线性度基带漂移校准电路整体结构示意图；
图3为基带漂移校准电路中第一级和输出级的电路示意图；
图4为基带漂移校准电路中比较放大级的电路示意图；
图5为输入管小信号等效电路示意图；
图6为负载小信号等效电路示意图；
图7为基带漂移校准效果图。
具体实施方式
以下结合附图和具体实施例对本发明提出的一种以太网PHY高线性度基带漂移校准电路作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
实施例一
本发明提供了一种以太网PHY高线性度基带漂移校准电路，其结构如图2所示，包括两部分：电荷泵和基带校准电路；所述电荷泵产生基带校准控制信号VLP输入至所述基带校准电路；所述基带校准电路输入还包括差分信号和参考电压VREF，所述基带校准电路根据输入的基带校准控制信号VLP与参考电压VREF的差值调整差分信号的直流电位，实现基带漂移校准。
所述基带校准电路的BWN端连接参考电压VREF，BWP端连接参考电压VREF或者基带校准控制信号VLP，通过开关S5控制：当开关S5闭合时，BWP端和BWN端同时连接参考电压VREF时，所述基带校准电路不进行基带漂移校准；当开关S5断开时，BWN端连接参考电压VREF，BWP端连接基带校准控制信号VLP时，所述基带校准电路进行基带漂移校准。
如图2所示，所述电荷泵电路包括开关S1～S4、电容CP、电流源Iu、电流源Id和运放OP2；开关S1的A端和开关S3的A端相连并连接电流源Iu；开关S1的B与开关S2的A端、运放OP2的正相输入端、电容CP上极板和控制信号VLP相连，电容CP下极板接地；开关S3的B端与开关S4的A端相连并连接运放OP2的输出端，运放OP2的输出端连接其反相输入端，为单位增益连接方式；开关S2的B端、开关S4的B端和电流源Id相连；UP信号控制开关S1对电容CP充电，DN信号控制开关S2对电容CP放电。
所述基带漂移校准电路包括第一级放大电路、输出级电路和比例放大电路；如图3所示，所述第一级放大电路包括NMOS管MN1～MN8、PMOS管MP1～MP8、电阻R5～R7和开关S6；NMOS管MN1的栅极连接所述基带校准电路的BWP端，NMOS管MN2的栅极连接所述基带校准电路的BWN端，NMOS管MN1的源极与NMOS管MN3的漏极、电阻R5的A端、电阻R6的A端相连，NMOS管MN2的源极与NMOS管MN4的漏极、电阻R5的B端、电阻R7的B端相连，电阻R6的B端与电阻R7的A端通过开关S6相连，NMOS管MN3、MN4、MN7、MN8的源极接地GND；
NMOS管MN1的漏极与PMOS管MP1的漏极、PMOS管MP3、MP5的栅极、输出信号VON1相连，NMOS管MN2的漏极与PMOS管MP2的漏极、PMOS管MP4、MP6的栅极、输出信号VOP1相连；PMOS管MP1、MP2、MP7、MP8的栅极接偏置电压VB1；PMOS管MP1的源极与PMOS管MP3的漏极相连，PMOS管MP2的源极和PMOS管MP4的漏极相连，PMOS管MP3、MP4、MP5、MP6的源极接电源VDD；PMOS管MP5的漏极与PMOS管MP7的源极相连，PMOS管MP6的漏极与PMOS管MP8的源极相连，PMOS管MP7的漏极与NMOS管MN5的漏极、NMOS管MN7的栅极、输出信号VOP2相连，PMOS管MP8的漏极与NMOS管MN6的漏极、NMOS管MN8的栅极、输出信号VON2相连；NMOS管MN5、MN6的栅极接偏置电压VB2，NMOS管MN7的漏极与NMOS管MN5的源极相连，NMOS管MN8的漏极与NMOS管MN6的源极相连；
请继续参阅图3，所述输出级电路包括NMOS管MN9～MN14、PMOS管MP9～MP12、电阻R1～R2和运放OP1；PMOS管MP9的栅极与输出信号VON1相连，PMOS管MP10的栅极与输出信号VOP1相连，PMOS管MP9、MP10的源极连接电源VDD，PMOS管MP9的漏极与PMOS管MP11的源极相连，PMOS管MP10的漏极与PMOS管MP12的源极相连；PMOS管MP11、MP12的栅极接偏置电压VB1，PMOS管MP11的漏极与NMOS管MN11、MN13的漏极、电阻R1的B端、运放OP1正相输入端相连，PMOS管MP12与NMOS管MN12、MN14的漏极、电阻R2的B端、运放OP1反相输入端相连；NMOS管MN11、MN12的栅极接偏置电压VB2，NMOS管MN13、MN14的栅极与运放OP1的输出端相连，运放OP1的反相输入端与共模参考电位VCM相连，NMOS管MN11的源极与NMOS管MN9的漏极相连，NMOS管MN12的源极与NMOS管MN10的漏极相连，NMOS管MN9、MN10、MN13、MN14的源极接地GND。
如图4所示，比例放大级包括放大器OTA和电阻R1～R4，输出为VOP、VON。
所有NMOS管的衬底均连接至地GND，所有PMOS管的衬底均连接至电源VDD。
本发明的工作过程及工作原理：电荷泵工作原理为：如图2所示，当开关S5闭合时，校准控制信号VLP与参考电压VREF一致，此时不进行校准；当开关S5断开时，校准控制信号VLP受电荷泵调节，此时开始校准。开关S1和S2分别受输入信号UP和DN信号控制，当开关S1闭合，开关S2断开时，电路对电容CP充电，充电电流为Iu，输出电压VLP上升；当开关S1断开，开关S2闭合时，电路对电容CP放电，放电电流为Id，输出电压VLP下降；充放电流相等，即Iu＝Id。增加单位增益运放OP2、开关S3、S4组成Dummy支路，开关S3和S4受UPN和DNN信号控制，UPN与UP、DNN与DN互为反相信号，增加Dummy支路的目的是为了消除电荷共享效应，降低输出电压VLP上的电压纹波。
基带校准电路工作原理为：如图3所示，输入端口为BWP、BWN、VINP、VINN，其中BWP、BWN为校准信号通路，VINP、VINN为差分信号通路。输出端口为VOP、VON，是经过校准后的差分输出信号。共包括三级电路，第一级为线性放大结构，第二级为输出级，最后一级为比例放大结构。第一级线性放大电路采用源极退化结构，在输入对管MN1、MN2源极接电阻R5、R6、R7，输入对管小信号半边等效电路如图5所示，分析得到源极退化结构的等效跨导Gm为：
Rs和ro为图5中电阻阻值，gm为图5中MN1的本征跨导，当输入管工作在饱和区时，1/gm<<Rs，此时等效跨导Gm近似表达为式(2)所示。一般将Rs设置为KΩ量级，通过配置Rs的阻值，可调节线性放大的灵敏度，如图3和图4所示，设计R5＝R6+R7且R6＝R7，通过配置开关S6的状态即可调节线性放大器的灵敏度：当开关S6断开时，Rs＝1/2*R5；当开关S6闭合时，Rs＝1/4*R5，灵敏度提高一倍。
输入电压VIN＝BWP-BWN＝VLP-VREF，则输出电流Io1表达式为：
不带源极退化结构的跨导为MOS管本征参数gm，它受工艺参数、电流和饱和电压影响，大大降低其线性度，影响基带漂移校准电路性能。由式(2)和式(3)可知，使用源极退化结构，其等效跨导由退化电阻Rs决定，可大大提高放大电路线性度。
第一级放大电路中各个节点均为低阻抗节点，具有较好稳定性，无需补偿。其负载为MP1和MP3构成，该结构的小信号等效电路如图6所示，分析得到其输出电阻Rout如式(4)所示，其中gm1、gm3分别为图6中MP1、MP3的本征跨导，ro1、ro3为图6中电阻阻值，Vx为图6中的电压，Ix为图6中的电流，，gm1*ro1>>1，gm3*ro3>>1，可知该结构输出电阻与Rs位于同一量级：
第二级为输出级，采用推挽式结构，将第一级放大的电压信号转换为电流，并在输出节点X、Y增加共模负反馈(CMFB)电路，它由运放OP1、MN13、MN14构成，该反馈回路将X、Y点的共模电压钳位至参考共模电位VCM。推挽式输出级的输出电流表达式为：
Io1为图5中的电流，输出电流Iout最后在比例放大级与输入差分信号进行叠加，R1＝R2，R3＝R4，其中比例放大倍数为-R3/R2：
最终输出Vo如式(7)所示，式中最后一项用来抵消现有接收信号公式Vi＝Vi1-Vi2＝Vo1-Vo2-2ΔV＝Vo-2ΔV中基带漂移引起的2ΔV直流偏移，补偿后的效果如图6所示，最终输出的两个单端信号VOP、VON直流分量趋于一致，其差分值Vo的直流分量趋于0。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。
Claims (5)
1.一种以太网PHY高线性度基带漂移校准电路，其特征在于，包括两部分：电荷泵和基带校准电路；
所述电荷泵产生基带校准控制信号VLP输入至所述基带校准电路；
所述基带校准电路输入还包括差分信号和参考电压VREF，所述基带校准电路根据输入的基带校准控制信号VLP与参考电压VREF的差值调整差分信号的直流电位，实现基带漂移校准。
2.如权利要求1所述的以太网PHY高线性度基带漂移校准电路，其特征在于，所述基带校准电路的BWN端连接参考电压VREF，BWP端连接参考电压VREF或者基带校准控制信号VLP；
当BWP端和BWN端同时连接参考电压VREF时，所述基带校准电路不进行基带漂移校准；
当BWN端连接参考电压VREF，BWP端连接基带校准控制信号VLP时，所述基带校准电路进行基带漂移校准。
3.如权利要求1所述的以太网PHY高线性度基带漂移校准电路，其特征在于，所述电荷泵电路包括开关S1～S4、电容CP、电流源Iu、电流源Id和运放OP2；
开关S1的A端和开关S3的A端相连并连接电流源Iu；开关S1的B与开关S2的A端、运放OP2的正相输入端、电容CP上极板和控制信号VLP相连，电容CP下极板接地；开关S3的B端与开关S4的A端相连并连接运放OP2的输出端，运放OP2的输出端连接其反相输入端，为单位增益连接方式；开关S2的B端、开关S4的B端和电流源Id相连；
UP信号控制开关S1对电容CP充电，DN信号控制开关S2对电容CP放电。
4.如权利要求2所述的以太网PHY高线性度基带漂移校准电路，其特征在于，所述基带漂移校准电路包括第一级放大电路、输出级电路和比例放大电路；
所述第一级放大电路包括NMOS管MN1～MN8、PMOS管MP1～MP8、电阻R5～R7和开关S6；NMOS管MN1的栅极连接所述基带校准电路的BWP端，NMOS管MN2的栅极连接所述基带校准电路的BWN端，NMOS管MN1的源极与NMOS管MN3的漏极、电阻R5的A端、电阻R6的A端相连，NMOS管MN2的源极与NMOS管MN4的漏极、电阻R5的B端、电阻R7的B端相连，电阻R6的B端与电阻R7的A端通过开关S6相连，NMOS管MN3、MN4、MN7、MN8的源极接地GND；
NMOS管MN1的漏极与PMOS管MP1的漏极、PMOS管MP3、MP5的栅极、输出信号VON1相连，NMOS管MN2的漏极与PMOS管MP2的漏极、PMOS管MP4、MP6的栅极、输出信号VOP1相连；PMOS管MP1、MP2、MP7、MP8的栅极接偏置电压VB1；PMOS管MP1的源极与PMOS管MP3的漏极相连，PMOS管MP2的源极和PMOS管MP4的漏极相连，PMOS管MP3、MP4、MP5、MP6的源极接电源VDD；PMOS管MP5的漏极与PMOS管MP7的源极相连，PMOS管MP6的漏极与PMOS管MP8的源极相连，PMOS管MP7的漏极与NMOS管MN5的漏极、NMOS管MN7的栅极、输出信号VOP2相连，PMOS管MP8的漏极与NMOS管MN6的漏极、NMOS管MN8的栅极、输出信号VON2相连；NMOS管MN5、MN6的栅极接偏置电压VB2，NMOS管MN7的漏极与NMOS管MN5的源极相连，NMOS管MN8的漏极与NMOS管MN6的源极相连；
所述输出级电路包括NMOS管MN9～MN14、PMOS管MP9～MP12、电阻R1～R2和运放OP1；PMOS管MP9的栅极与输出信号VON1相连，PMOS管MP10的栅极与输出信号VOP1相连，PMOS管MP9、MP10的源极连接电源VDD，PMOS管MP9的漏极与PMOS管MP11的源极相连，PMOS管MP10的漏极与PMOS管MP12的源极相连；PMOS管MP11、MP12的栅极接偏置电压VB1，PMOS管MP11的漏极与NMOS管MN11、MN13的漏极、电阻R1的B端、运放OP1正相输入端相连，PMOS管MP12与NMOS管MN12、MN14的漏极、电阻R2的B端、运放OP1反相输入端相连；NMOS管MN11、MN12的栅极接偏置电压VB2，NMOS管MN13、MN14的栅极与运放OP1的输出端相连，运放OP1的反相输入端与共模参考电位VCM相连，NMOS管MN11的源极与NMOS管MN9的漏极相连，NMOS管MN12的源极与NMOS管MN10的漏极相连，NMOS管MN9、MN10、MN13、MN14的源极接地GND；
比例放大级包括放大器OTA和电阻R1～R4，输出为VOP、VON。
5.如权利要求4所述的以太网PHY高线性度基带漂移校准电路，其特征在于，所有NMOS管的衬底均连接至地GND，所有PMOS管的衬底均连接至电源VDD。
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| CN202111101530.1A CN113687174A (zh) | 2021-09-18 | 2021-09-18 | 一种以太网phy高线性度基带漂移校准电路 |
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Citations (3)
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|---|---|---|---|---|
| CN1447566A (zh) * | 2003-04-03 | 2003-10-08 | 复旦大学 | 一种适用于以太网的dsp接收均衡电路 |
| US20060145706A1 (en) * | 2005-01-05 | 2006-07-06 | Woonyun Kim | Calibration circuit and method thereof |
| CN104539241A (zh) * | 2015-01-27 | 2015-04-22 | 东南大学 | 一种低电压高线性度上变频器及上变频信号输出方法 |
-
2021
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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