CN1369807A

CN1369807A - 动态承受机存储器存储模块的地址总线结构及其映射方法

Info

Publication number: CN1369807A
Application number: CN 01104011
Authority: CN
Inventors: 李明宪; 张惠能
Original assignee: Silicon Integrated Systems Corp
Current assignee: Silicon Integrated Systems Corp
Priority date: 2001-02-14
Filing date: 2001-02-14
Publication date: 2002-09-18

Abstract

本发明说明一种连接动态随机存储器双列直插式存储模块的地址总线结构及其映射方法,该总线结构由高位至低位依序包含行地址、面地址、区域地址及列地址。由于在相同的行地址上可循序执列更多的区域,因此更符合局域性原则的要求。其效果为该动态随机存储器双列直插式存储模块的读写命中率随之提高,而系统整体效能亦因此而提高。

Description

动态随机存储器存储模块的地址总线结构及其映射方法

本发明关于一种连接动态随机存储器双列直插式存储模块的地址总线结构及其映射方法，特别是关于一种在相同行地址上可循序处理更多区域的动态随机存储器双列直插式存储模块的地址总线的映射方法及其结构。

图1为已知的一动态随机存储器(Dynamic Random AccessMemory；DRAM)控制器11的结构图，用于接收一中央处理器或图形加速器的DRAM双列直插式存储模块(Dual In-line MemoryModule；DIMM)16的指令，并分别通过控制总线19、地址总线18及数据总线17来传输相对应的控制信号、地址信号及数据信号。该DRAM控制器11包含一请求代理器(request agent)12、指令解码器(command decoder)13、页比较单元(page comparision unit)14及存储器地址转换表格(Memory Address Translation Table；MATable)15。在读取请求周期时，该请求代理器12产生指令、地址信号。在写入请求周期时，该请求代理器12产生指令、地址信号及数据信号。此外，该请求代理器12还必需决定来自中央处理器或图形加速器的各个请求的优先顺序(priority)。该页比较单元14用于决定一读取或写入请求的存取状态为页命中(page hit)、页未命中(page miss)或行空乏(row empty)。该页命中指对应至一当前页。该页未命中指对应至同一区域但和该当前页处于不同的行。该行空乏指对应至一区域，其内含的行均处于非当前状态，依据该存取状态，该指令解码器13将产生相对应的控制信号。对一页命中的请求而言，除了读/写指令外不进其它操作。对一页未命中的周期而言，首先通过一预设置指令(PRECHARGE command)进列一非预定当前页的设置，然后通过一启动指令(activate command)以激活该目标页，再进列一读/写指令。对一行空乏的周期而言，在该读/写指令发出前，需要先发出一个启动指令以激活该目标页。该存储器地址转换表格15用于解码且产生DRAM DIMM的地址总线的信号，该地址总线包含列地址(Column Address；CA)、行地址(Row Address；RA)、区域地址(Bank Address；BA)及面地址(Side Address；SA)，该列地址、行地址、区域地址及面地址的意义定义在动态随机存储器双列直插式存储模块的说明书中。

图2为已知的动态随机存储器双列直插式存储模块的地址总线的映射方法，并假设该动态随机存储器双列直插式存储模块具有一地址总线结构21。该存储器地址转换表格15由该地址总线结构21的高位至低位依序产生面地址、行地址、区域地址及列地址。例如使用包含表1的DRAM元件的双列直插式存储模块DRAM DIMM，其地址总线为28位，而面地址占据第27位，行地址占据第15至26位、区域地址占据第13及14位、列地址占据第3至第12位。由于该总线的结构，使得该DRAM DIMM的地址顺序将如图2的虚线所示，即由该DRAM DIMM的第0面(SA＝0)的第0行地址(RA＝000)的第0区域地址(BA＝00)至第3区域地址(BA＝11)，再延伸至第1行地址(RA＝001)的第0区域地址(BA＝00)至第3区域地址(BA＝11)，并依此类推。在该DRAM DIMM的第0面(SA＝0)的第FFF行地址(RA＝FFF)的第3区域地址(BA＝11)之后将延伸至第1面(SA＝1)的第0行地址(RA＝000)的第0区域地址(BA＝00)至第3区域地址(BA＝11)，并依此类推。因为列地址共有十位(第三位至第十二位)，因此每页将包含2¹⁰×8个字节或8K个字节。

表1.DRAM元件结构

技术规范	RA的位数	CA的位数	BA的位数
技术规范	RA的位数	CA的位数	BA的位数	128M位(16M×8)	12	10	2

表2.DIMM结构

型式	单列直插式存储模块	双列直插式存储模块
型式	单列直插式存储模块	双列直插式存储模块	大小	128M字节	256M字节

一般而言，电脑程序均循序地读取程序码并予以解码执列。即使有非循序的执列动作，例如跳跃指令或宏指令，也多半在原程序码的附近区域执列，这个特性称为局域性原则(principle oflocality)，换句话说，若在一个存储器地址的指令或数据被存取，则代表该地址或该地址附近的区域很可能在很短的时间内再次被存取，若一个硬件结构在设计时越能满足局域性原则，则存储器页命中的效率越高，而系统的效能也越高。已知的动态随机存储器双列直插式存储模块的地址总线的映射方法在同一行地址下仅有四个区域会被同时存取，并不能充分满足程序执行的局域性原则的特性，因此页命中的机率无法大幅上升。

本发明的目的是消除目前动态随机存储器双列直插式存储模块的地址总线的映射方法无法充分满足局域性原则的缺点。为了达到上述目的，本发明提供一种连接动态随机存储器双列直插式存储模块的地址总线结构及其映射方法，该总线结构由高位至低位依序包含行地址、面地址、区域地址及列地址。由于在相同的行地址上可循序执列更多的区域，亦即拥有最多的有效区域数量(effective banknumber)及最多的有效连续地址(effective contiguous address)，因此更符合局域性原则的要求。该有效区域数量指在同一时间内在该动态随机存储器双列直插式存储模块内处于行有效状态(row activestate)的区域数量，而该有效连续地址指在同一时间内存在于该动态随机存储器双列直插式存储模块的行有效区域(row active bank)的地址位数。本发明提高了存储器的页命中的机率，且系统整体的效能亦因此增加。

本发明的连接动态随机存储器双列直插式存储模块的地址总线结构由高位至低位依序包含行地址、面地址、区域地址及列地址，其中该面地址的位数可正比于该动态随机存储器双列直插式存储模块的个数。

本发明的连接动态随机存储器双列直插式存储模块的地址总线的系统，包含一地址总线、一存储器控制器及至少一动态随机存储器双列直插式存储模块。该地址总线由高位至低位依序包含行地址、面地址、区域地址及列地址。该存储器控制器连接至该地址总线的一端，用于产生地址信号。该动态随机存储器双列直插式存储模块连接至该地址总线的另一端。

本发明的连接动态随机存储器双列直插式存储模块的地址总线的映射方法，包含步骤(a)至步骤(c)。在步骤(a)中，系统启动时自动检测该动态随机存储器双列直插式存储模块的结构。在步骤(b)中，由该地址总线的高位至低位区依序产生行地址、面地址、区域地址及列地址，且依据该动态随机存储器双列直插式存储模块的个数而决定该面地址的位数。在步骤(c)中，依据该地址总线的地址信号存取该动态随机存储器双列直插式存储模块。

本发明将依附图来说明，其中：

图1是已知的动态随机存储器控制器的结构图；

图2是已知动态随机存储器双列直插式存储模块的地址总线的映射方法；

图3是本发明的动态随机存储器双列直插式存储模块的地址总线的映射方法：

图4是本发明的多个动态随机存储器双列直插式存储模块的地址总线的映射方法；及

图5是本发明的流程图。

图3是本发明的动态随机存储器双列直插式存储模块的地址总线的映射方法。该存储器地址转换表格15是由地址总线结构21的高位至低位依序产生行地址、面地址、区域地址及列地址。例如该地址总线为28位，行地址可占据第16至27位、面地址可占据第15位，区域地址可占据第13及14位、列地址可占据第3至第12位。由于该总线的结构，使得该DRAM DIMM的地址顺序将如图3的虚线所示，即由该DRAM DIMM的第0面(SA＝0)的第0行地址(RA＝000)的第0区域地址(BA＝00)至第3区域地址(BA＝11)，再延伸至第1面(SA＝1)的第0行地址(RA＝000)的第0区域地址(BA＝00)至第3区域地址(BA＝11)，再延伸至第0面(SA＝0)的第1行地址(RA＝001)的第0区域地址(BA＝00)至第3区域地址(BA＝11)，并依此类推。本发明在同一行地址下共有八个区域会被连续存取，分别为面地址为0时的第0区域地址(BA＝00)至第3区域地址(BA＝11)，及面地址为1时的第0区域地址(BA＝00)至第3区域地址(BA＝11)。换句话说，最大有效区域数量为8，而有效连续地址由高位至低位为{SA，BA，CA}。本发明较已知技术更充分发挥了动态随机存储器双列直插式存储模块的局域性原则的特性，因此页命中的机率亦大幅上升，整体系统的效能也大幅提高。

图4是本发明的多个动态随机存储器双列直插式存储模块的地址总线的映射方法，该存储器地址转换表格15由地址总线结构41的高位至低位依序产生面地址、行地址、区域地址及列地址，例如该地址总线为29位，而行地址占据第17至28位、面地址占据第15及16位，区域地址占据第13及14位、列地址占据第3至第12位。由于该总线的结构，使得该DRAM DIMM的地址顺序将如图4的虚线所示，即由该DRAM DIMM的第0面(SA＝00)的第0行地址(RA＝000)的第0区域地址(BA＝00)至第3区域地址(BA＝11)，再延伸至第1面(SA＝01)的第0行地址(RA＝000)的第0区域地址(BA＝00)至第3区域地址(BA＝11)，再延伸至第2面(SA＝10)的第0行地址(RA＝000)的第0区域地址(BA＝00)至第3区域地址(BA＝11)，再延伸至第3面(SA＝11)的第0行地址(RA＝000)的第0区域地址(BA＝00)至第3区域地址(BA＝11)，再延伸至第0面(SA＝00)的第1行地址(RA＝001)的第0区域地址(BA＝00)至第3区域地址(BA＝11)，并依此类推。上述的第0面及第1面属于DRAM DIMM0，且第2面及第3面属于DRAMDIMM1。本发明在同一行地址下共有十六个区域会被连续存取，分别为面地址为0时的第0区域地址(BA＝00)至第3区域地址(BA＝11)，面地址为1时的第0区域地址(BA＝00)至第3区域地址(BA＝11)，面地址为2时的第0区域地址(BA＝00)至第3区域地址(BA＝11)，及面地址为3时的第0区域地址(BA＝00)至第3区域地址(BA＝11)。换句话说，最大有效区域数量为16，而有效连续地址由高位至低位为{SA，BA，CA}。本发明较已知技术更充分发挥了动态随机存储器双列直插式存储模块的局域性原则的特性，因此页命中的机率大幅上升，整体系统的效能亦大幅提高。图4虽以两个动态随机存储器双列直插式存储模块为例，但也可依相同的原理扩充至更多个动态随机存储器双列直插式存储模块的情形，本发明对此并未作任何限制。

图5是本发明的流程图。在步骤51，本发明启始。在步骤52，当系统启动时一基本输入输出系统(Basic Input/Output System；BIOS)自动检测该动态随机存储器双列直插式存储模块的结构。在步骤53，该存储器地址转换表格由地址总线结构21的高位至低位依序产生行地址、面地址、区域地址及列地址，且依据该动态随机存储器双列直插式存储模块的个数而决定该面地址的位数，换句话说，该存储器地址转换表格依据系统结构的不同而动态决定该存储器地址。在步骤54，判断是否有存储器存取请求。若答案是否定的，则持续进行检测。若答案是肯定的，则进入步骤55，该存储器控制器产生存取该动态随机存储器双列直插式存储模块的指令及地址总线信号。在步骤56结束后，本流程进入步骤54等待下一个存储器存取请求。

本发明的技术内容及技术特点已如上所述，然而本专业技术人员仍可能基于本发明的示例和说明而作种种不背离本发明精神的替换及修改；因此，本发明的保护范围应不限于实施例所说明的内容，而应包括各种不背离本发明的替换及修改，并为以下的权利要求范围所涵盖。

Claims

1.一种连接动态随机存储器双列直插式存储模块的地址总线结构，由高位至低位依序包含：

行地址；

面地址；

区域地址；及

列地址。

2.如权利要求1所述的地址总线结构，其中所说面地址的位数正比于所说动态随机存储器双列直插式存储模块的个数。

3.一种连接动态随机存储器双列直插式存储模块的地址总线的系统，包含：

一地址总线，由高位至低位依序包含行地址、面地址、区域地址及列地址；

一存储器控制器，连接至该地址总线的一端，用于产生地址信号；及

至少一动态随机存储器双列直插式存储模块，连接至该地址总线的另一端，用于储存程序指令及数据。

4.如权利要求3所述的系统，其中该地址总线的面地址的位数正比于该动态随机存储器双列直插式存储模块的个数。

5.一种连接动态随机存储器双列直插式存储模块的地址总线的映射方法，包含下列步骤：

(a)在系统启动时自动检测该动态随机存储器双列直插式存储模块的结构；

(b)由该地址总线的高位至低位依序产生行地址、面地址、区域地址及列地址，且依据该动态随机存储器双列直插式存储模块的个数而决定该面地址的位数；及

(c)依据该地址总线的地址信号存取该动态随机存储器双列直插式存储模块。