CN1324468A

CN1324468A - 低耗电无触点集成电路

Info

Publication number: CN1324468A
Application number: CN99812326A
Authority: CN
Inventors: D·塞拉; N·潘戈德; M·马丁; F·贝古伊尼昂
Original assignee: Inside Technologies SA
Current assignee: Inside Technologies SA
Priority date: 1998-10-23
Filing date: 1999-10-22
Publication date: 2001-11-28
Also published as: WO2000025253A1; DE69902685T2; DE69902685D1; FR2785068B1; EP1131773A1; AU2255700A; EP1131773B1; FR2785068A1; US20020022454A1; JP2002528826A

Abstract

本发明涉及无触点式集成电路(IC1),它包括天线线圈(Ls)负荷调制装置(LMC),时钟信号(H)提取器(CEC1),输出脉冲负荷调制信号(Slm4)的装置(CC1),该脉冲负荷调制信号包括一系列的负荷调制脉冲,该调制脉冲的持续时间以异步方式利用电容(Cas)的充电或放电来标定,还包括至少在负荷调制脉冲发送期间可禁止时钟提取器(CEC1)的装置(INV1,T5,T6)。优点为:减小了数据发送期间集成电路功耗。

Description

低耗电无触点集成电路

本发明涉及用于无触点式芯片卡、电子标签、电子徽章…中的，通过电磁感应工作的无触点式集成电路。

本发明尤其涉及这类无触点式集成电路，它包括天线线圈负荷调制装置，时针提取器及根据发送的二进制信号输出负荷调制信号的装置。

作为回忆，图1概要地表示无触点式集成电路IC的结构，它通过接点p1,p2与天线线圈Ls相连接。该线圈与集成电容C1构成固有频率Fo的谐振回路。集成电路IC被放置在一个数据收发站RD的附近，后者例如为装有初级线圈Lp的芯片卡阅读器。该组合形成了一个通过感应耦合双向传输数据的系统。

电路IC包括一个中央处理器UC，一个EEPROM型的非易失性存储器MEM，一个整流器桥Pd及随后的滤波电容器C2，以及一个时钟提取电路CEC。当出现由初级线圈Lp发射的其频率为Fo的交变磁场FLD时，在线圈Ls的端子上将产生交流感应电压Vac。整流器Pd从电压Vac中提取出直流电压以保证电路IC的供电，及电路CEC从电压Vac中提取出时钟信号H，其频率为载频Fo的几分之一。站RD同样从频率Fo中提取出其本身的时钟信号，以使得电路IC与站RD同步。

在该系统中，数据DT_R对集成电路IC的传输通常是通过磁场FLD的幅值调制来实现的，为此电路IC包括一个电路DCC，用于对感应电压Vac解调、解码调制信号及对中央处理器提供接收的数据DT_R。

以下将更着重数据DTx通过负荷调制向站RD的传输。这种负荷调制通常借助一个调制电路LMC来获得，该调制电路与线圈Ls的端子相连接及例如它包括串联的一个开关Tlm及一个电阻Rlm。待发送的数据DTx被施加给编码电路CC，其输出端输出一个编码调制信号Slm并施加给调制电路LMC。后者根据信号Slm短路线圈Ls，及该负荷调制被电感耦合反射到初级线圈Lp。解调及解码的逆操作使站RD接收到数据DTx。

作为负荷调制现有技术的例子，专利US4,681,111参照其附图1及2描述了一个使用BPSK编码负荷调制信号(相位偏移)的集成电路。该专利也参照其附图13及14描述了一种不属本申请范围的数据传送技术，根据该技术天线电路通过一个开关被一直流电压激励。该开关受由可变宽度脉冲构成的编码信号的控制，它的闭合引起天线电路出现振荡，该振荡被反射到接收站的线圈上。

此外人们公知，负荷调制借助二进制调制信号Slm与从载波频率Fo提取出的副载波Fsc相结合作出的，如在专利US4,857,893及专利US5,345,231或它的同族专利EP0473569中所述的。应指出，在专利US4,857,893中所述的负荷调制性于，借助一个逻辑门注入副载波在整流器桥的一个分支中。注入“0”将引起整流器桥一个支路的部分短路，即等同于借助与天线线圈并联的开关获得的负荷调制。

通常认为，这种负荷调制比二进制负荷调制更好，因为有更好的接收信/噪比，这允许选择更小的调制深度，例如为30％左右，而二进制负荷调制为50至70％，从而在负荷调制周期中改善向电路IC传送的能量。

实际上，仍然是，负荷调制周期引起向集成电路IC发送能量的明显衰减，即使当使用副载波时也如此。这被表现为感应电压Vac及供电电压Vcc的衰减，因此，与电路IC通信的最大距离D减小，超过该距离电路IC将停止工作。

实际上，该问题将附加到与高频应用、例如当载频Fo具有13.56MHz的标准值时出现的集成电路IC耗电问题。集成电路IC通常为CMOS技术集成电器，它的耗电取决于构成它的晶体管的开关速度。尤其是，受载频Fo控制的时钟分离电路CEC仅其本身在2V的Vcc电压下就耗电10μA的量级，而该集成电路的总耗电为20μA量级。这样的耗电应受到站RD及电路IC之间的强电感耦合的补偿，这意味着，重新减小最大通信距离。

因此，本发明的一个目的是，提供一种负荷调制方法，它很少干扰磁场并允许能量更好地向无触点式集成电路传输。

本发明的另一目的是，减小无触点式集成电路在负荷调制周期中的耗电。

为了实现该目的，本发明提供了一种上述类型的无触点式集成电路，它包括输出脉冲负荷调制信号的装置，该脉冲负荷调制信号包括一系列的负荷调制脉冲，该调制脉冲的持续时间以异步方式由至少一个电容的充电或放电来标定。

有利地，该集成电路包括用于至少在负荷调制脉冲发送期间禁止时钟提取器的装置。

根据一个实施例，其中输出脉冲负荷调制信号的装置至少包括两个电容器及一个装置，它用于：在由预定数目的时钟周期所确定的时间内，在一个负荷调制脉冲发送前，用恒定电流对第一个电容器充电，在脉冲发送期间，用恒定电流充电第二个电容器，而当第二个电容器的充电电压等于第一个电容器端子上的电压时，停止脉冲的发送。

根据一个实施例，该集成电路，包括一个装置，它用于：将待发送的二进制信号变换成二进制编码信号，后者在二进制信号的每个位处至少具有一个上升或下降变化的边沿，及将二进制编码信号的变化边沿变换成负荷调制脉冲，后者的持续时间比待发送的二进制信号一个位的持续时间短。

根据一个实施例，仅是二进制编码信号相同类型的变化边沿、即上升或下降边沿被输出脉冲调制信号的装置变换为负荷调制信号。

根据一个实施例，其中负荷调制信号与交变信号相组合，以形成包括交变信号脉冲的负荷调制信号。

优选地，负荷调制脉冲具有的持续时间小于或等于待传送的二进制信号的持续时间的四分之一。

根据一个实施例，在发送了一个负荷调制脉冲后，时钟提取器至少保持禁止状态一个持续时间，该时间等于一个负荷调制脉冲的持续时间。

根据一个实施例，设置时钟提取器，用于从天线线圈中感应的交变电压中分离出时钟信号。

根据一个实施例，该集成电路包括从天线线圈中感应的交变电压中分离出直流供电电压的装置。

根据一个实施例，用于禁止时钟提取器的装置包括可使时钟提取器断电的装置。

在以下结合附图对根据本发明的负荷调制方法、根据本发明的负荷调制装置及包括该装置的集成电路的描述中将会使本发明的这些目的、特征、优点及其它方面更详细地阐明，附图为：

-图1以电路框图形式表示出上述传统无触点式集成电路的结构；

-图2A至2E是描述两种传统负荷调制方法的电信号时间图；

-图3A至3D是表示本发明负荷调制方法总原理的电信号时间图；

-图4A至4H是表示本发明负荷调制方法一个优选实施例的电信号时间图；

-图5是包括负荷调制装置的无触点式集成电路的电路图；

-图6A至6I是表示在本发明负荷调制装置中出现的各个电信号时间图；

-图7以框图的形式表示图5中所示逻辑电路的电路图。

与现有技术相关的概述

图2A至2C表示前面所述传统的二进制负荷调制技术。图2A表示待发送的信号DTx，图2B表示来自信号DTx的负荷调制二进制信号Slm1，及图2C表示在发送信号DTx时的磁场包络线FLD。这里信号Slm1由信号DTx的曼彻斯特(Manchester)编码获得，以使得信号DTx的位“0”由位组“01”编码而位“1”由位组“10”编码。当信号Slm1为1时，磁场FLD具有明显的幅值衰减并由磁短路保持恒定。二进制周期Tb中间的下降调制边沿相应于“1”的发送而上升调制边沿相应于“0”的发送。

图2E表示当负荷调制是借助从载频Fo中分离出的副载频Fsc完成时的磁场包络线FLD，该副载频的分离例如是借助图1中所示的电路CEC实现的。图2B中的信号Slm1与副载频Fsc相结合以形成图2D中所示的调制信号Slm2。在此情况下，根据信号Slm1的曼彻斯特编码，静止周期后的调制周期相应于“1”的发送而调制周期后的静止周期相应于“0”的发送。

不管预定的方法如何，调制周期代表了数据DTx的传送时间至少为50％。正如导言部分所解释的，负荷调制限制了利用感应传送的能量并减小了与无触点式集成电路通信的最大距离。

本发明的第一方面：减小负荷调制周期的持续时间

根据本发明的第一方面，我们考虑用调制脉冲来变换传统的负荷调制信号的变化边沿，以使得本发明的负荷调制信号是由负荷调制脉冲组成的脉冲信号。通过小宽度调制脉冲及保证脉冲低重复率的编码的选择，可显著地减小调制周期的持续时间及改善通过感应的能量传送。

作为例子，图3A表示要由负荷调制传输的DTx信号，它与图2A中的信号相同。图3B表示由信号DTx的曼彻斯特编码获得的编码信号S1，它与图2B中的信号Slm1相同，而图3D表示磁场的包络线FLD。这里信号S1不被用作调制信号，但被变换成一系列的脉冲I1,I2,I3…In，它们形成了本发明的调制信号Slm3。这里脉冲持续时间被选择得等于或小于二进制周期Tb的四分之一，负荷调制周期在统计上表现为小于信号DTx传送时间的50％，如图3D中所示。

图4A至4D表示本发明方法的一个优选实施方案，其中负荷调制脉冲重复率、即单位时间的脉冲平均数与上面的例子相比减小了。图4A及4B与图3A及3B相同并代表待传输的信号DTx及曼彻斯特编码信号S1。这里，信号S1的相同类型的变化边沿、即此处为下降边沿，被变换为负荷调制脉冲，以便形成图4D所示的调制信号Slm4。实际上，信号S1变换成信号S4可通过信号S1向信号S2的中间变换步骤来获得，信号S2是在信号S1的每个相同类型的边沿、这里为下降边沿上出现一个上升或下降边沿的米勒(Miller)编码。接着，信号S2的每个上升及下降边沿被变换成负荷调制脉冲I1,I2,I3…In，它们的持续时间被选择得等于信号DTx的二进制周期Tb的四分之一。

信号Slm4编码本身是公知的称为米勒脉冲编码，应当强调地指出，本发明不是旨在新的编码技术，而是在于公知的编码技术在负荷调制领域中的应用，以便减小负荷调制平均时间并在负荷调制周期中利用感应获得更好的能量传送。由申请人作出的试验表明，这样的调制脉冲很容易被图1中所示类型的设有传统解调电路的收发站检测到，尤其在初级线圈Lp中以短而明显的电流脉冲表现出来。

一旦调制脉冲被检测到，为恢复信号DTx的位，信号Slm4的解码需要简单地计算两个脉冲隔开的持续时间Ti。为了确立这个概念，下面的表1表示信号Slm4的解码算法及根据前面一个或几个位的值及两个脉冲之间的持续时间Ti给出后面一个或几个位的值。前面的一个或几个位是已知的，后面一个位或一对位的值直接由持续时间Ti导出。为了开始该算法，合适的是，在信号DTx中插入一个通过解码装置已知的协议选择的二进制序列。该序列例如可为一系列的“1”(仅一个“1”就够了)或一系列的“0”(一对“00”就够了)。此外，如果在变换成调制脉冲时选择信号S1的上升边沿，则在表中所示的值应取反值。

表1：后面位=函数(Ti，前面位)

前面位→持续时间Ti↓	1	00
前面位→持续时间Ti↓	1	00	Tb	1	0
1.5Tb	00	1	Tb	1	0
1.5Tb	00	1	2Tb	01	-

因此，本发明能显著减小负荷调制周期，一个负荷调制脉冲可以根据位的相继次序来编码一个或二个位。从统计上看，对于脉冲宽度等于信号DTx的二进制周期Tb的四分之一，当信号DTx由“0”及“1”交替组成时，负荷调制周期表现为信号DTx传送时间的12.5％；当信号DTx由一系列的“0”及一系列的“1”交替组成时，负荷调制周期表现为其传送时间的25％。利用任一信号DTx的负荷调制平均持续时间都在这两个限定值之间。

当然，“调制时间”在其意义上不一定仅解释为本发明的负荷调制及二进制调制。实际上，负荷调制脉冲可与副载频Fsc结合以产生副载频脉冲。被该副载频Fsc的脉冲调制的磁场波形FLD被表示在图4E中。在此情况下，负荷调制脉冲简单地确定了调制窗。此外，由信号Slm4直接调制的磁场波形表示在图4F。

本发明的第二方面：减小负荷调制期间的耗电

现在我们来描述本发明的另一方面，即旨在减小负荷调制期间无触点式集成电路的耗电。如在导言部分指出的，无触点式集成电路的耗电不可忽略地与载频H.F有关，时钟提取电路仅其本身可消耗该集成电路供电电流的25％至50％。

这里，本发明的构思是借助电容器充电或放电类型的异步模拟电路来对调制脉冲宽度定标，在脉冲发射期间使时钟提取电路停止工作。为了确立这个概念，图4G表示本发明的时钟禁止信号CKEN，图4H表示从载频Fo提取出的时钟信号H。在负荷调制信号发射期间，信号CKEN被置于1并在该期间时钟信号H被中断。以该方式工作的集成电路在负荷调制脉冲发射期间具有一个异步工作周期，在该期间其耗电实际为零，在一个脉冲结束到下个脉冲开始之间具有一个同步工作周期。

本发明的该方面是借助一个编码电路CC1来实施的，它被表示在图5的无触点式集成电路IC1中。该集成电路IC1相似于图1中的电路IC，但编码电路CC1除外，它代替传统的编码电路CC，时钟提取电路CEC1代替传统电路CEC。电路IC1的其它元件均以与图1中相同的标记表示。

编码电路CC1包括一个接线逻辑序列发生器WLCC，电容Cref，电容Cas,NMOS晶体管形式的各个开关T1,T2,T3,T4，一个比较器CMP，及两个电流发生器CG1,CG2，它们按安电流对称设置并由电压VIref控制。这里，两个电容Cref,Cas具有相同值并且发生器CG1,CG2提供相同电流Iref序列发生器WLCC输出信号INIT1,RST1,INIT2,RST2，上述时钟禁止信号CKEN，及施加给负荷调制电路LMC的调制信号Slm4。序列发生器WLCC在其输入端IN1上接收待发送数据DTx，该数据存储在存储器MEM中并由中央处理器UC发送。序列发生器WLCC也在其输入端IN2上接收比较器CMP的输出信号OUTCMP，在其输入端IN3上接收由提取电路CC1输出的时钟信号H。电容Cref通过开关T1连接在发生器CG1上，开关T1受信号INIT1的控制。开关T2与电容Cref并联并由信号RST1控制。类似地，电容Cas通过开关T3连接在发生器CG2上，开关T3受信号INIT2的控制。开关T4与电容Cas并联而且由信号RST2控制。最后，电容Cref、Cas阳极上的各自相应电压Vref,Vas加到比较器CMP的输入端。

时钟提取电路CEC1以传统方式包括级联的触发器D，例如5个触发器D1至D5。所有触发器D的输出端/Q回连到输入端D，而且每个触发器的输出端Q用于触发下个触发器的时钟输入端CK。最后一个触发器D5的输出端Q输出时钟信号H。第一触发器D1的输入端CK通过用于输入缓冲的隔离电容Ci及反相门INV1接收频率为Fo的电压Vac。因此，这里时钟H的频率FH等于载频Fo除以16，即对于13.56MHz的载频为847KHz。

根据本发明，门INV1通过一个受信号CKEN控制的PMOS晶体管T5由电压Vcc供电，门INV1的输出端通过一个受信号CKEN控制的NMOS晶体管T6接地。因此，当信号KEN为1时，提取电路CEC1被禁止并不再消耗电流。

电路CC1的工作被表示在图6A至6I上，它们分别表示信号Slm4,CKEN,RST1,INIT1,Vref,RST,INIT2,Vas,OUTCMP。我们将区分其中电路CC1由时钟信号H同步的同步工作周期与其中信号CKEN为1及时钟提取电路CC1被禁止的异步工作周期。

同步工作周期

在该周期中，信号RST2为1而电容Cas保持放电。序列发生器WLCC接收信号DTx的一个新位，并计算应该发送脉冲的时刻。同时，序列发生器WLCC短时地将信号RST1置为1，以使电容Cref放电及接着在时间Tref中将信号INIT1置为1。时间Tref被固定在由时钟H的周期确定的数值上而这里表示为信号DTx二进制周期Tb的四分之一。在电容Cref的端子上出现的电压Vref将由充电时间Tref及电流Iref来确定。

异步工作周期

当信号Slm4被置1时，即当发送调制脉冲时，信号CKEN被置1，信号RST2被置0且信号INT2被置1。在时间Tas中电容Cas放电，直到其端子上的电压Vas达到值Vref为止，而信号OUTCMP转换到1。当信号OUTCMP转换到1时，信号Slm4被复位到0，它表示脉冲的结束。

异步工作周期可结束在该时刻，而信号CKEN被复位到0。不过，最好对其要有选择地加以延长，以使得电路IC1的耗电更加减小。因此，如在图6中看到的，电容Cas在每个脉冲(RST2=1)结束时放电特别快，以便立即再充电(INIT2=1)。图6B中的信号CKEN一直到附加充电结束时才复位到0，这时信号OUTCMP第二次转换到1。于是这里异步周期的持续时间等于2Tas。

由上述可得出，时间Tas等于以同步方式确定时间Tref，电容Cref,Cas具有相同的值及通过相同的电流充电。因此，调制脉冲具有不随时间、温度及集成电路老化而改变的持续时间Tas。该持续时间Tas可被定义为“准同步”并允许集成电路IC1与数据收发站保持同步，尽管时钟信号H被周期性抑制。显然，本发明的这个方面可以有各种变型，这些变型涉及到电容Cref、Cas及充电电流的值，这些值可以不同。同样地，持续时间Tas可为Tref的倍数或几分之一。重要的是，电容Cref应被同步地充电，及电容Cref的充电电流及电容Cas的充电电流之间的比例随时地保持恒定。

此外，集成电路IC1的所有同步元件在异步工作周期中被阻塞，显然，电路IC1的耗电被限制在充电电流Iref及整流器桥Pd的耗电上，即实际上不到微安量级的电流。因此本发明有效地解决了负荷调制周期中无触点式集成电路的耗电问题。与集成电路IC1的通信距离达到了由数据收发站的天线线圈的发射功率确定的最大值。

序列发生器WLCC的实施例

图7表示序列发生器WLCC的一个简单实施例，其情况为信号DTx的二进制周期Tb包括16个时钟H的周期，即对于847kHz的时钟H的频率二进制时钟Hb的频率约为52kHz。该序列发生器WLCC借助传统的编码电路MLP来实现，它对信号DTx进行米勒脉冲编码，其中暗示了信号DTx向曼彻斯特编码的中间信号S1的变换。电路MLP以传统的方式在输入端上接收信号DTx的三个位bn,bn+1,bn+2，该三位存储在移位寄存器SHRG中并且每个二进位时钟Hb的新周期更新一位。电路MLP也以传统的方式在输入端上接收信号Sq及Sh，它们分别表示达到二进位周期Hb的四分之一及二进位周期Hb的二分之一。这里位Sq为在对16计数的计数器CP1输出端抽取的位b2，该计数器受时钟信号H的控制及包括四个输出位b0,b1,b2,b3。位Sh为位b3。

为了补偿在异步周期中丢失的时钟信号，异步周期这里为二进制周期Tb的一半、即8个时钟周期，设置了计数器CP1，用于根据等于8的偏置值在其输入RST每次复位到零时触发每次新计数。同样原因，周期Tb的二进制时钟信号Hb由计数器CP2输出，它每8个-代替现有技术中的16个-时钟H的周期输出一个时钟信号Hb。

电路MLP的米勒脉冲输出提供给受时钟信号H同步的触发器D6的输入端D。触发器D6的输出端Q连接到触发器SR1的输入端S及计数器CP1的复零输入端RST上。触发器SR1的输出端Q连接到触发器D7的输入端D及或门OR1的一个输入端，后者的另一输入端接收触发器D7的输出Q。或门OR1的输出被传送到与门AD1的一个输入端及或门OR2的反相输入端上。与门AD1还在反相输入端上接收或门OR2输出。由比较器CMP(图5)输出的信号OUTCMP分别施加给门OR2的一个输入端，触发器D7的时钟输入端CK，触发器SR1的输入端R，及触发器D6的复零输入端RST上。

信号Slm4从触发器D6的输出端Q上抽取，时钟禁止信号CKEN从门OR1的输出端上抽取，信号INIT2从门AD1的输出端上抽取而信号RST2从门OR2的输出端上抽取。

脉冲的发送

负荷调制脉冲的开始由编码器MLP触发并由触发器D6的时钟H同步。当脉冲发送时(Slm4=1)计数器CP1被置为偏置值而触发器D6及SR1的输出端Q转变到1。信号CKEN及INIT2转变到1且信号RST2转变到0。

脉冲的结束

在时间Tas=Tref后，由信号OUTCMP转变到1的触发使调制脉冲结束。触发器D6复位到零及信号RST2被暂时置为1，直到电容Cas放了电为止。异步周期的延长

在一个脉冲结束后，触发器SR1转变到0，而触发器D7的输出端Q转变到1，这允许将信号CKEN维持在1上。在电容Cas第二充电周期结束时，信号OUTCMP第二次转变到1而触发器D7的输出端转变到0，以使信号CKEN转变到0。时钟信号H重新发送及计数器CP1重新启动。

同步周期：Cref初始化

序列发生器WLCC还包括受时钟信号H控制的计数器CP3，在其复零输入端RST上接收信号CKEN。当同步周期开始已复零后，当达到一个任意计数值、如数“3”时，计数器CP3的输出端仅一次地置1。计数器CP3的输出端连接到一个逻辑单稳电路MST及一个逻辑延时线DL。单稳电路以脉冲形式输出信号RST1，并且在脉冲RST1之后延时线DL输出信号INIT1。

本发明的变型

显然，本领域的技术人员清楚，本发明可以具有各种变型及改进。

一方面，米勒脉冲编码的使用仅是以非限制例的名义给出的，如信号S1的曼彻斯特编码亦如此。一般地，信号S1可具有至少在每个二进制周期Tb中有一个可变边沿的任何编码形式。并且，该变化边沿可定在周期Tb的四分之一、周期Tb的四分之三上，而不是如上所述地定在周期Tb的二分之一上。

另一方面，本领域技术人员可以作到，根据本发明的电容充电或放电的异步时基系统设计其它的实施变型。

此外，实施的变型还在于根据需要重新开始电容Cas的充电周期来延长异步周期的持续时间。实际上，在图6上可看到不同持续时间同步工作的各个周期Ts1,Ts2,Ts3，它们取决于两个脉冲之间的持续时间Ti。当连接了电容Cas的多个充电周期时，较长的同步周期Ts2,Ts3将被缩短并置于较短的同步周期Ts1的持续时间上。实际上，同步工作周期的持续时间可减小到最小值，即用于读出存储器MEM中一个位、将该位发送给序列发生器WLCC、及由序列发生器WLCC计算下个调制脉冲的位置所需的最小时间。例如，这里在二进制时钟Hb的每个周期Tb中发送16个时钟脉冲H，对于执行读、发送及计算操作通常只要4或5个时钟脉冲就够了。在两个脉冲之间的持续时间Ti中异步周期持续时间的控制是以简单方式借助逻辑序列发生器获得的，后者考虑在移位寄存器SHRG中出现的位bn,bn+1,bn+2的值，计算已发送脉冲及下一脉冲之间的持续时间Ti，及确定在下个脉冲以前可能累加的电容Cas充电周期的数目。

最后，虽然本发明一般地用于改善集成电路利用感应发送的能量与消耗能量之间的比例，上述负荷脉冲调制技术及脉冲持续时间异步确定的技术都可应用于无触点式集成电路，虽然该电路以与数据收发站同步的方式工作，但该集成电路可包括自己的供电源。此外，本发明允许具有100％磁场幅度的调制深度，并改善了接收时的信/噪比。本发明也可用于所有类型的时钟提取电路，例如使用与负荷调制线圈不同的线圈来接收交变感应电压的时钟提取电路。

Claims

1．无触点式集成电路(IC)，包括天线线圈(Ls)负荷调制装置(LMC)，时钟(H)的分离装置(CEC1)，及根据待传送的二进制信号(DTx)输出负荷调制信号的装置，其特征在于：它包括可输出脉冲负荷调制信号(Slm4)的装置(CC1)，该脉冲负荷调制信号包括一系列的负荷调制脉冲(I1-In)，该调制脉冲的持续时间以异步方式利用至少一个电容(Cas)的充电或放电来标定。

2．根据权利要求1所述的集成电路，其特征在于：它包括用于至少在发送负荷调制脉冲期间可禁止时钟(H)提取器(CEC1)的装置(WLCC,INV1,T5,T6)。

3．根据权利要求1至2之一的集成电路，其中输出脉冲负荷调制信号(Slm4)的装置(CC1)至少包括两个电容器(Cref,Cas)及一个装置(WLCC,CG1,CMP,D6,SR1,T1,T2,T3,T4)，用于：

-在由预定数目的时钟(H)周期所确定的持续时间(Tref)内，在一个负荷调制脉冲发送前，用恒定电流(Iref)对第一个电容器(Cref)充电，

-在脉冲发送期间，用恒定电流(Iref)充电第二个电容器(Cas)，及

-当第二个电容器的充电电压(Vas)等于第一个电容器端子上的电压(Vref)时，停止脉冲的发送。

4．根据权利要求1至3之一的集成电路，包括装置(WLCC)，用于：

-将待发送的二进制信号(DTx)变换成二进制编码信号(S1)，后者在二进制信号的每个位处至少具有一个上升或下降变化的边沿，及

-将二进制编码信号(S1)的变化边沿变换成负荷调制脉冲(I1-In)，后者的持续时间比待发送的二进制信号(DTx)一个位的持续时间(Tb)短。

5．根据权利要求4所述的集成电路，其中仅是二进制编码信号(S1)的相同类型的变化边沿、即上升或下降边沿被输出脉冲调制信号的装置(CC1)变换为负荷调制信号。

6．根据权利要求1至5之一的集成电路，其中调制信号(Slm4)与交变信号(Fsc)组合，以形成包括交变信号脉冲的负荷调制信号。

7．根据权利要求1至6之一的集成电路，其中负荷调制脉冲具有的持续时间(Tas)小于或等于待传送的二进制信号(DTx)的一位的持续时间的四分之一。

8．根据权利要求1至7之一的集成电路，其中在发送了一个负荷调制脉冲后，时钟提取器(CEC1)至少保持禁止状态一个持续时间(Tref,Tas)，该时间等于一个负荷调制脉冲的持续时间。

9．根据权利要求1至8之一的集成电路，其中设置了时钟提取器(CEC1)用于从天线线圈(Ls)中感应交变电压(Vas)中提取出时钟信号(H)。

10．根据权利要求1至9之一的集成电路，其特征在于：它包括从天线线圈(Ls)中感应的交变电压(Vas)中提取出直流供电电压(Vcc)的装置(Pd,C2)。

11．根据权利要求1至10之一的集成电路，其中用于禁止时钟提取器(CEC1)的装置包括用于使时钟提取器(CEC1)断电的装置(T5,T6)。