CN1318171A - 具有串行连接外围组件互连接口的系统总线 - Google Patents

具有串行连接外围组件互连接口的系统总线 Download PDF

Info

Publication number
CN1318171A
CN1318171A CN00800907A CN00800907A CN1318171A CN 1318171 A CN1318171 A CN 1318171A CN 00800907 A CN00800907 A CN 00800907A CN 00800907 A CN00800907 A CN 00800907A CN 1318171 A CN1318171 A CN 1318171A
Authority
CN
China
Prior art keywords
bus
interface
width
data
bridge
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN00800907A
Other languages
English (en)
Inventor
F·H·斯托里
J·M·罗斯
D·C·赛斯安斯
P·R·奥维尔三世
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Koninklijke Philips NV
Original Assignee
Koninklijke Philips Electronics NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=23061440&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=CN1318171(A) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by Koninklijke Philips Electronics NV filed Critical Koninklijke Philips Electronics NV
Publication of CN1318171A publication Critical patent/CN1318171A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/382—Information transfer, e.g. on bus using universal interface adapter
    • G06F13/385—Information transfer, e.g. on bus using universal interface adapter for adaptation of a particular data processing system to different peripheral devices
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses

Abstract

一种引线少、速度适中、位数可变的串行数据总线，用于在计算机系统装置之间传输数据。该串行数据总线可以选择地配置为1位、4位、8位或16位。较宽的并行总线传输的数据(包括总线指令和地址)连续地进入数据块，然后由串行总线高速传输。本发明的一个特点是所要求的引线少：只需用4条引线控制数据总线的数据传输机制。本发明的另一个重要特点是该串行数据总线的主机接口与辅助接口可以有不同的位数。为了允许主机接口与辅助接口可以有不同的位数，使用了初始化协议，在通电复位时建立数据总线的有效位数。

Description

具有串行连接外围组件互连接口的系统总线
发明领域
本发明一般涉及计算机系统领域。更具体地，本发明涉及到计算机系统总线结构。在本发明的一个实施方案中，公开了一种宽度可变的系统总线，总线宽度在初始化可选择配置。
发明背景
计算机系统总线结构传送很多包含在计算机操作中的信息和信号。一条或多条总线用于连接中央处理器(CPU)和内存以及输入/输出元件，因而数据和控制信号可以容易地在这些不同的组件之间传输。当计算机执行其程序时，为了让计算机系统尽可能快地应答用户，数据和信息流动需要尽可能的快。在许多硬件应用程序中，如图形适配器、完全动作视频适配器、小型计算机系统接口(SCSI)主机总线适配器等，需要迅速完成传输大块数据。这些应用程序仅仅是从高传输速率总线充分受益的子系统的一部分示例。
在今天的很多计算机系统结构中，外部组件互连(PCI)总线一般用来获得装置与处理器之间的宽带宽连通性。尽管PCI总线有宽的带宽，在计算机装置之间只加入一条单一总线不能发挥其全部潜力。比如，如果PCI总线上有太多的电气负载(如装置)它可能停止正常工作。再比如安装在特殊PCI总线上的装置之间可能不能很好地兼容。为了获得好的性能，需要很多总线时间的主机必须和其它主机共享总线。这些其它的主机的总线时间要求会降低PCI总线的性能。
可以通过在系统中增加一条或几条总线和重新分配装置总体分布来解决这些问题。系统设计人员可以使用PCI到PCI桥装置在系统中添加另一条PCI总线。PCI到PCI桥提供从一条PCI总线到另一条PCI总线的桥，但只能在其主机PCI总线上放一个电气负载。然后，新PCI总线就可以支持许多其它装置和/或PCI扩展连接器。为了增加其它PCI总线的数量，系统设计者可以在系统中使用不止一个PCI到PCI桥。
但是，随着增加多个PCI到PCI桥而带来的一个问题是单块集成电路上只能实施数量有限的PCI接口。带来的另一个问题是实施PCI总线的电路板要求很高的跟踪密度(trace density)以使之适应跟踪实现，以及所有电磁干扰(EMI)和射频干扰(RFI)屏蔽。在系统中增加多个PCI到PCI桥要求更高的跟踪密度和增加了不必要的电路板制作费用。
因此，需要一种新颖的系统和方法在计算机系统装置之间提供宽的数据带宽。还需要一种系统和方法来减少对数据传输速率影响最小的并行总线的互连费用。
发明概述
本发明提供了一种在计算机系统装置之间传输数据的引线少、速度适中、宽度可变的串行数据总线。按照本发明的一个实施方案，串行数据总线宽度可选择配置为1位、4位、8位或16位。由较宽的并行总线载入的数据(包括总线命令和地址)连续地进入总线宽度测定模块，然后以高速由串行数据总线传输。
本发明的一个特点是引线少。在一个实施方案中，只有4条引线的双向数据转速协议用于控制数据传输机制。具体地，数据传输由两个信号即PACKET#和READY#控制。在一个实施方案中，通过确认PACKET#信号，总线主机装置开始数据传输。之后，总线主装置从宽度可变的总线将命令、地址或事件编码传输给从装置。当数据可以读入或空的缓冲器可以使用时，从装置就确认READY#信号。触发模式读入和写入请求由总线主装置通过循环在循环之前传送的数据的最后一位保留确认的PACKET#信号来表示的。第三信号REQ/GNT#用于实施单线总线仲裁协议执行总线仲裁。本实施方案要求的第四个信号是总线时钟信号CLK。
本发明的另一个显著特点是串行数据总线的主接口和辅助接口宽度可以不同。为了允许主接口和辅助接口宽度可以不同，在通电复位时使用初始化协议来建立数据总线的有效宽度。具体地说，通电复位后，数据总线的有效宽度设定为1位，主接口判断辅助接口的宽度，然后将数据总线设定为主接口与辅助接口宽度中之较小者。
在这里没有提到的本发明的特点和优点将可以在下面的陈述中看到。
附图简述
附图，作为本发明说明的一部分示出了本发明的实施方案，与下面的描述相结合，解释了本发明的原理。
图1示出了根据本发明的实施方案的串行系统总线的典型实现。
图2示出了根据本发明的实施方案的主机接口的典型实现的逻辑方框图。
图3示出了根据本发明的实施方案的一个典型的数据读取处理程序时序图。
图4示出了根据本发明的实施方案的另一个典型的数据读处理程序时序图。
图5示出了根据本发明的实施方案的典型的数据写处理程序时序图。
图6示出了根据本发明的实施方案的典型的数据读请求终止处理程序时序图。
图7示出了根据本发明的实施方案的典型的数据写请求终止处理程序时序图。
图8示出了根据本发明的实施方案的典型的数据读请求中断处理程序时序图。
图9示出了根据本发明的实施方案的典型的数据写请求中断处理程序时序图。
图10示出了根据本发明的实施方案的典型的总线仲裁时序图。
图11示出了根据本发明的实施方案的典型的广播写时序图。
图12示出了根据本发明的实施方案的典型的时钟控制时序图。
图13示出了根据本发明的实施方案的总线宽度判定流程图。
优选实施方案详述
在下面的优选实施方案的详细描述中，为了更透彻地理解本发明，说明了许多细节。但是很显然，本专业技术人员实施本发明时可以不需要这些细节。另一方面，为了使本发明的解释更简洁，对熟知的结构和装置没作详细描述。
本发明提供了一种引线少、速度适中的系统总线，可以已高达200Mb/s的速率传输数据。由较宽的并行总线载入的数据(包括总线命令和地址)连续的进入总线宽度测定模块，然后以高速由串行数据总线传输。接口要求4条控制引线加1条或4条或8条或16条数据引线。在对数据传输速率影响最小前提下，引线少大大减低了互连费用。另外，可以选择数据总线宽度在一个范围内支持性能和引线数选项。
图1是一个方框图示出了根据本发明的实施方案的PCI到PCI桥100。如图所示，PCI到PCI桥100包括主芯片110和辅助芯片120。主芯片110包括第一PCI接口112和主机接口114。辅助芯片120包括辅助接口122和次级PCI接口124。第一PCI接口112连接到基本PCI总线102，次级PCI接口124连接到次级PCI总线104。按照本发明，主芯片110可以在计算机主系统内实现，辅助芯片120可以在计算机外围装置内，如声卡或网卡内实现。主机接口114通过串行总线115与辅助接口122连接。显然，在这一实施方案中，串行总线115宽度宽度可变的数据总线151，它可以是1位、4位、8位或16位。
根据本发明实施方案，主机接口114响应所有中央控制功能，包括总线仲裁和时钟管理。另外，主机接口114提供主功能进行主机关键数据传输，以及提供目标功能进行伴随主模式数据传输。重要的是，主机接口114负责通过使用总线命令和事件编码对宽度可变的数据总线151设定有效宽度。数据总线151的宽度设定机制将在下一节中更详细说明。
还是请参照图1，辅助接口122提供目标功能进行主机主数据传输，提供主功能支持直接存储器访问(DMA)和从属装置的主请求。按照本发明，辅助接口122通过配置，无论主机接口何时提出要求都能够对总线宽度作出应答。
应该注意到，标准的点到点PCI互连的典型实现同时在主机和目标装置上都需要50到60条引线，还需要大量的信号路径。按照本发明，由PCI总线并行传送的总线命令、地址和数据连续地送入数据包，传送到串行总线115。在本实施方案中，串行总线宽度可以从5位到20位。这样，引线数和互连费用可大大减少。
为了更进一步减少引线数，在本发明中，单一的双向信号协议用于控制数据总线151的请求和准许。在图示的实施方案中，双向控制信号包括REQ/GNT#信号、PACKET#信号和READY#信号。还有，在图示的实施方案中，REQ/GNT#由信号线155传送，PACKET#由信号线154传送，READY#由信号线153传送，以及总线时钟CLK由信号线152传送。
本发明中的控制信号REQ/GNT#、PACKET#、READY#和总线时钟CLK在表1中分别给出了其定义。
表1
信号名 信号类型     信号定义
REQ/GNT# IO-STS     总线主请求/准许这是在主机和辅助装置之间仲裁的双向信号控制总线。它作为请求和准许功能引线。该信号与CLK同步。
PACKET#、 IO-STS     主处理当主装置希望开始处理程序时被确认，它通过最后字节传输请求来保持被确认。由于PACKET#的再次确认表明处理的结束，所以在处理的任何阶段没有主装置等待状态。
READY# IO-STS     从属准备当从属装置准备好响应主装置的处理请求时该信号被确认。通过传输的最后数据字节来保持被确认。由于READY#的再次确认表明数据传输的结束，所以在两次数据传输之间没有辅助装置等待状态。
D[7:0] IO-STS     数据总线在自然状态下，数据总线是8位，但也可以是1位、4位或16位。重设定后，总线默认为1位。然后，总线宽度可以主机初始化的控制处理程序向上调整。在处理的命令阶段，控制信号(总线命令)后面跟着地址位(重要的位排在前面)，地址位后跟着数据位。但数据位是先传送不重要的位。
CLK  I-C     总线时钟时钟运行频率可以从0Hz到任何设计技术
所支持的频率。该频率不是常数，从一个周期到另一个周期可以大范围变化。当时钟停止时，主从装置必须能判断和生成总线异步请求以支持来自辅助装置的不规则事件。
    图例：C    CMOS兼容输入I       输入专用引线IO      双向引线STS     保持三态输出/TTL输入
应该理解，本发明并不局限于在两个PCI装置之间提供点到点的互连。而是，本发明可以用于不同总线之间的连接。比如，本发明可用于连接PCI装置和PCMCIA装置。在这样的情形下，PCI到串行总线的桥可看作在主机芯片110内，而串行总线到PCMCIA总线的桥可看作是在辅助芯片120内。也应当理解本发明可以在主机装置和目标装置之间实施，这样可减少总线桥的需求。
图2示出了按照本发明一个实施方案的主机接口114逻辑方框图。如图所示，主机接口包括总线状态机(BSM)210、初始化状态机(ISM)220、读/写状态机(R/WSM)230和多路转接器(mux)240。应当可以理解，图2是为了图示主机接口114初始化模式与一般模式操作之间的关系。也应当可以理解，主机接口有很多不同的实施方案，不应将本发明看作是限制为具体任何实施方案。
主机接口的一般操作模式
在图示的实施方案中，BSM210实施普通并行总线208以使之容易地适应各种标准总线(PCI、PAMCIA等)或目标装置。具体地，总线208包括主机控制信号HostCtl和状态信号HostStat的信号线。另外，总线208包括传送总线指令的4位命令总线214、传送数据的32宽度据总线216、传送地址的32位地址总线218。在一般模式操作中，IntBusy信号(由ISM220产生的控制信号)为FALSE(解除确认)，配置BSM210使之可以与R/WSM230通信。进一步说，配置BSM210使之可以串行传送从总线208接收的总线指令、数据和地址到字节大小测定模块，重要的字节先被传送，以及可以通过mux240把模块传送给R/WSM230。在这一实施方案中首先传送的是总线指令，接着是地址字节，最后是数据字节。应该注意到BSM210也可以通过配置使其可以串行传送总线指令、数据和地址到基于数据总线151宽度的不同大小的模块中。
按照本发明实施方案，R/WSM230将内部总线处理传送到在串行总线115上的总线处理。另外，R/WSM230可以响应串行总线115执行双向数据传输协议。双向传输协议的数据传输机制将在下一节说明。
仍请参照图2，在图示的实施方案中，总线208配置成可以接收4位总线指令，该指令提供特定数据处理如广播写入、读内存、I/O写等的选择。按照本发明提供的总线指令见表2。
表2
 C[3:0]     指令描述
 0000     保留。不使用该指令。[PCI中断确认]
 0001     保留。不使用该指令。[PCI特殊循环]
 0010     I/O读。在64KI/O空间内的地址由A[15:0]规定。
 0011     I/O写。在64KI/O空间内的地址由A[15:0]规定。
 0100     广播写。无需地址事件编码广播。
 0101     保留。
 0110     读内存。在4G空间内的地址由A[31:0]规定。
 0111     写内存。在4G空间内的地址由A[31:0]规定。
 1000     保留。
 1001     保留。
 1010     读配置。在256字节配置空间的地址由A[7:0]规定。
 1011     写配置。在256字节配置空间的地址由A[7:0]规定。
 1100     多次读内存。除预取的以外，其他用法如同读内存。
 1101     保留。不使用该指令。[双重地址循环]
 1110     线性读内存。除被限制的预取的以外，其他用法如同读内存。
 1111     保留。不使用该指令。[写内存无效]
应当注意到，表2中的总线指令为PCI到PCI总线桥100所拓展了，总线指令与标准PCI接口的指令编码部分重叠了。PCI指令编码，在本发明的串行系统总线中不使用，保留为不用的指令。PCI保留的指令可以被本发明的串行总线115用作新指令，也可以继续保留以备他用。
在一般模式操作中。主机接口114可以运行为主接口或从接口。按照本发明实施方案，在主接口模式中，控制信号HostCtl包括地址选通信号和触发信号，地址选通信号表明处理的开始，触发信号表明处理中将进行连续有序的数据传输。在最后数据传输的时钟周期内，触发信号设定为FALSE。主装置(未示出)确认地址选通信号后，主装置必须能无等待状态的完成整个处理。状态信号Hoststat包括准备信号，准备信号表示数据传输被接受(对写数据传输而言)或有效(读数据传输而言)，还包括表明处理异常终止的终止信号。如果发生了异常终止，终止时的数据无效且不再提供其他数据。
在从模式中，控制信号变为状态信号，即地址选通信号变为准备信号，准备信号和触发信号变为终止信号。状态信号变为控制信号，即准备信号变为地址寻通信号，终止信号变为触发信号。
主机接口的初始化模式操作
还是请参见图2,ISM220可以响应数据总线151的动态宽度，并配置为只要当InitBusy信号为TRUE(确认)时都可以与R/WSM230通信。具体地，在初始化模式中，ISM220配置为可以通过mux240将串行的总线指令、数据和地址提供给R/WSM230。另外，ISM220配置为可以将BusWidth信号提供给R/WSM230。在本发明实施方案中，ISM220设定InitBusy为TRUE，设定BusWidth为1位即通电时对应接口的宽度值，当完成动态总线宽度测定步骤后，将InitBusy设定为FALSE。
按照本实施方案，ISM220通过生成“广播写”总线指令和通过在总线循环的地址段期间提供8位的事件编码来启动动态总线宽度测定步骤。根据本发明的事件编码在表3中定义。
表3
 EV[7:0] 事件描述
 00h  NOP，该编码只导致总线活动。
01h     总线宽度1。该编码表示主接口总线的宽度为1位。当主机广播该编码时，主机和辅助装置必须将当前总线宽度更换为指定的数值。注意：如果主机接口只能串行连接，只须默认且在POR商议阶段主机装置只能广播这一指令。
02h     总线宽度4。该编码表示主接口总线的宽度为4位。当主机广播该编码时，主机和辅助装置必须将当前总线宽度更换为指定的数值。
03h     总线宽度8。该编码表示主接口总线的宽度为8位。当主机广播该编码时，主机和辅助装置必须将当前总线宽度更换为指定的数值。
04h     总线宽度16。该编码表示主接口总线的宽度为16位。当主机广播该编码时，主机和辅助装置必须将当前总线宽度更换为指定的数值。
05-0Fh     保留
10h-1Fh     中断0到7。这些编码为8个中断信号提供事件报告，由位2:0表示。中断信号的新状态由位3表示。
20h     电源管理事件。
21-7h     保留。
80h     总线宽度询问。该编码使得从装置广播其总线宽度。该编码只能由主机装置发布。
81h     总线宽度1。该编码表示辅助装置总线宽度最大是1位。当主机广播总线宽度询问时，如果它只能时串行接口，辅助装置将响应该编码。
82h     总线宽度4。该编码表示辅助装置总线宽度最大是4位。当主机广播总线宽度询问时，如果它只能时1位的接口，辅助装置将响应该编码。
83h     总线宽度8。该编码表示辅助装置总线宽度最大是4位。当主机广播总线宽度询问时，如果它只能时8位的接口，辅助装置将响应该编码。
84h     总线宽度16。该编码表示辅助装置总线宽度最大是
 16位。当主机广播总线宽度询问时，如果它只能时16位的接口，辅助装置将响应该编码。
85-FFh     保留。
按照本实施方案，事件编码由ISM220生成，通过串行总线115从主机接口114传送到辅助接口122。需要强调的是，事件编码包括总线宽度询问事件(事件编码80h)，它促使辅助接口122对总线宽度(如事件编码81h-84h)作出响应。事件编码还包括设定总线宽度事件(如事件编码01h-04h)，根据设定总线宽度事件主机接口114和辅助接口122改变其总线宽度。
辅助接口的一般模式和初始化模式操作
根据本发明事实方案，辅助接口122的实现类似于主机接口114的实现。辅助接口122与主机接口114有同样的一般模式操作。主机接口114与辅助接口122之间的不同在于：主机接口114配置成初始化总线宽度测定步骤，而辅助接口122配置成响应主机接口生成的指令。比如，在初始化期间，主机接口114生成总线宽度询问事件。辅助接口122，一收到事件就响应总线宽度事件以表明其宽度。
本发明的总线宽度商议机制
根据本实施方案，串行总线115的数据总线151可以动态地调整为1位、4位、8位或16位，具体调整为多少位取决于主机芯片110和辅助芯片120的物理实现。比如，在一个实施方案中，主机接口114可以有16条引线而辅助接口122可以有4条引线。为了使数据总线宽度不同的主机接口与辅助接口之间能够进行数据传输，在数据的初始化期间使用了初始化协议以建立起有效的总线宽度。
图13是一流程图1400，它示出了按照本发明实施方案的总线宽度商议过程的步骤。图13的步骤将结合图1、图2和表1-3来说明。通电复位后，主机接口和辅助接口的有效数据总线宽度都自动地设为1位。为了支持通电后总线宽度的再次初始化，在步骤1410，主机接口114自动地将数据总线151的有效宽度设定为1位。按照实施方案，步骤1410可以通过传送总线指令(如表2中广播写指令0100)或通过传送从主机接口114到辅助接口122的事件编码(如事件编码01h)来完成。辅助接口122收到总线指令和事件编码后，将把数据总线151当作1位来处理。
在步骤1420，在这样的1位模式下，主机接口114将总线宽度询问送到辅助接口122。在这个实施方案中，步骤1420是通过将广播写指令(如指令编码0100)和总线宽度询问事件(如事件编码080h)传送到辅助接口122来完成。另外，由于数据总线宽度在步骤1410被设定为1位了，传送4位的总线指令需要4个时钟周期，传送8位的事件编码要8个时钟周期。
在步骤1430，一收到总线宽度询问，辅助接口122就响应其数据接口的最大宽度。在这一实施方案中，步骤1430可以通过传送广播写指令(如指令编码0100)和总线宽度事件(如事件编码81h-84h)到主机接口114来完成。比如，如果辅助接口122的数据接口是8位，将传送给主机接口114一个广播写指令0100和事件编码83h。应该注意到，本实施方案的总线宽度商议过程中，数据总线151的有效宽度仍为1位。
在步骤1440，主机接口114接下来比较主机接口与辅助接口122的数据接口宽度。
下一步，在步骤1450，主机接口114传送设定总线宽度事件(如事件编码01H-04h)，将数据总线151的有效宽度设定为主机接口114与辅助接口122中之较小值。比如说，如果主机接口为4位而辅助接口为8位，主机接口114就传送事件编码02h，将数据总线151的有效宽度设定为4位。然后，总线宽度商议处理程序结束。
应该注意到，如果主机接口114是1位的，就不必执行宽度商议过程1400中的所有步骤。而是主机接口114将数据总线151的有效宽度设为1位后就可以结束初始化程序1400。
按照本发明的实施方案的双向数据传输协议
为了减少引线数，本发明使用双向数据传输协议以控制串行数据总线151的请求和确认。图3到图12示出了按照本发明的实施方案的双向传输协议的典型时序图。为简化起见，在以下的示例中，假设数据总线151的有效宽度为8位。但我们应当可以理解数据总线151也可以是1位、4位或16位。在那些情形下，传送指令、地址和数据的时钟周期数也将随之改变。另外，还假设主接口和从接口可以是主机接口114或辅助接口122之一。还应当注意到，在图3到图12中。信号REQ/GNT#、PACKET#、RADY#和CLK分别由线155、154、153和152传输。
A．读传输
图3是时序图300，它示出了按照本发明实施方案的PCI到PCI总线桥100的单字节读处理330。注意，如图3所示，单字节读处理330包括指令段332和数据段334以及包含在数据段334内的翻转周期342a-342b。第一翻转周期342a允许双向数据总线151在指令段332后改变方向。第一翻转周期342a后，从接口可以响应驱动数据信号线，即使其数据还没准备好被返回。第二翻转周期342B允许数据总线151被主接口所驱动。
按照实施方案，信息包请求信号PACKET#和准备信号READY#控制读处理330。如图3所示，通过确认PACKET#信号，主接口开始传输。在读处理330的指令段332期间，4位总线指令和32位地址在连续的时钟周期内被传输。在本实施方案中，在指令段332的第一个周期内数据总线151的至少4位重要的总线指令被传输。在其它实施方案中，如果串行的系统总线是1位，总线指令将在4个周期内传输，先传输总线指令的最重要的字节。
由于假设数据总线151的有效宽度为8位，32位地址的传输需要4个周期。因此，从指令段332的第二个周期到第五个周期传输地址，先传输重要的字节。由于先提供了地址的重要字节，目标能在接收地址的次重要字节的同时可以进行地址解码。在本发明的其它实施方案中，如果数据总线是16位的，32位地址要传送两个周期；如果数据总线151是4位的，传送32位地址就需要8个周期。同样的道理，如果数据总线是1位的，就要用32个周期才能来传送完32位地址。
还是参见图3,PACKET#在整个指令段332一致保持被确认。在本实施方案中，由于只请求一个数据字节，紧跟着地址循环PACKET#被解除确认。但是在其它的实施方案中，如果总线是1位或4位，PACKET#在传送数据字节最后一位的周期之前的整个周期里保持被确认。
紧接着翻转周期342a，从接口驱动数据总线151。但从接口的传输缓冲器内可能没有准备好立即可传送的数据，以及READY#保持解除确认。当从接口缓冲器收集好被请求的数据时，将数据放到数据总线151上及确认READY#，开始传输数据。传输完第一字节后，从接口判断PACKET#是否被确认。如果PACKET#没有被确认，就表明不再有其它数据被请求，从接口解除READY#确认，终止传输。接下来主接口又从数据总线151获取控制指令。
如图3所示，5周期指令段332的前段和两个翻转周期342a-342b对单字节读处理330相对无关。但是数据宽度可以通过随时触发显著增加。因此，本发明也配置成能够进行触发处理。
图4是时序图400，它示出了按照本发明的一个实施方案的触发模式读处理430。如图所示，触发模式读处理430包括与图3中的指令段332相似的指令段432，以及被包含在两个翻转周期442a-442b内的数据段434。在本实施方案中，通过指令段后在第一周期内保持PACKET#被确认来表明第一字节请求。第二字节请求是通过当第一字节传送后保持PACKET#被确认来表明的。第三字节请求是通过当第一字节传送后保持PACKET#被确认来表明的。换言之，在数据字节的最后一位被传送的周期前的整个周期内，PACKET#一直保持被确认。在下一周期，PACKET#解除确认，表明不再请求其它数据。READY#被确认表明数据在从接口的传输缓冲器内已准备好，并保持确认直到传输完最后的数据字节。当没有数据被请求时，READY#解除确认，结束触发处理430。
B．写传输
PCI到PCI总线桥100的基本写传输处理530的时序图500在图5中示出。如图5所示，与读传输处理330和430类似，写传输处理530包括指令段532和数据段534。但是不同于读传输处理330和430的是，写传输处理530没有包含在数据段534内的翻转周期。因为在主接口驱动写数据到从接口时，数据信号线无须改变方向，所以不需要翻转周期。反之，在指令段532后主接口立即驱动数据总线151。
如读传输处理330和430一样，信息包请求信号PACKET#和准备信号READY#控制写处理530。具体地，在图示的实施方案中，通过确认PACKET#主接口请求传输，通过确认READY#从接口作出响应。
仍请参见图5，主接口确认PACKET#信号并进入指令段，主接口开始写传输。指令和地址字节在指令段532的连续的时钟周期内被传输。PACKET#保持确认直到最后数据周期前。但是如果主接口写单个数据字节，指令段后就解除PACKET#的确认。
由于从接口不能总有空的传输缓冲器，READY#保持解除确认。当从接口有足够的空缓冲器时，接受数据总线151的数据并确认READY#，从接口开始传输。
在本实施方案中，通过指令段后在第一周期内保持PACKET#被确认来表明第一字节请求。第二字节请求是通过当第一字节传送后保持PACKET#被确认来表明的。第三节请求是通过当第一字节传送后保持PACKET#被确认来表明的。换言之，在数据字节的最后一位被传送的周期前的整个周期内，PACKET#一直保持被确认。在下一周期，PACKET#解除确认，表明不再请求其它数据。READY#被确认表明数据在从接口的传输缓冲器内已准备好，并保持确认直到传输完第三字节。当没有数据被请求时，READY#解除确认，结束触发处理530。
C．主接口终止传输
由于请求不在从接口的地址空间内，从接口可能不响应主接口的传输请求。按照本发明实施方案，在从接口不响应READY#信号的事件中，主接口必须通过解除确认PACKET#结束处理，随后确认PACKET#一个周期。这就允许总线跟踪器返回等待状态，准备下一个处理。
图6是时序图600，示出了按照本发明一个实施方案的主接口终止单字节读处理630。如图所示，处理630是一个但单字节读处理。因此，当主接口判断需要终止处理时，PACKET#被解除确认。应当注意到，READY#没有确认，由于从接口没准备好提供数据。
图7示出了主接口终止多字节写处理730的时序图700。由于多字节的请求，当接口判断需要终止时，PACKET#保持被确认。因此，PACKET#需要在被触发之前解除确认一个周期。
D．从接口中断传输
处理开始后，传输一些数据后从接口可以判断不再继续传输数据了。这可能由于从接口变为忙状态或缓冲器满了。按照本发明实施方案，当出现任何阻止从接口继续传输数据的情况时，从接口将解除READY#确认，停止数据传输。主接口将在下一个周期解除确认PACKET#信号，结束处理。
图8示出了读请求处理830的时序图800。如图所示，从接口在解除确认READY#的同一个周期里释放数据总线151，因此翻转周期出现在处理的最后一个周期里。主接口在解除其确认PACKET#的同一周期里重新开始驱动数据总线。
图9示出了写请求中断处理930的时序图900。如图示，这里没有翻转周期，在处理的最后一个周期主接口驱动没被传输的字节。主接口将重新开始传输没被传输的字节。
E．总线仲裁
按照本发明的一个实施方案，总线所有权是通过通常定位于主机内的仲裁器来解决的。总线仲裁是在单信号线155用共享的请求和确认信号实现的。图10，时序图100示出了按照本发明实施方案的单线总线仲裁机制。在本发明实施方案中，当REQ/GNT#在单线155上传输时，图10将REQ/GNT#信号分离成REQ#(辅助源发信号)和GNT#(主机源发信号)。辅助接口122按下面的步骤获得和释放总线。
步骤1．辅助接口122是REQ/GNT#线155上发信号的额定源。因此，通过确认，辅助接口122在主机接口为三态时使155为高电平(FALSE)。
步骤2．当辅助接口122希望成为总线主接口时，它确认REQ#(使线155为低电平)一个周期，然后允许线155浮地。
步骤3．当主机接口114观测REQ/GNT#被确认时，主机接口114使解除确认的GNT#到155上，并使155为高电平。
步骤4．当主机接口114确认数据总线151到辅助接口122的所有权时，主机接口114确认GNT#一个周期(使155为低)，然后使GNT#为三态。
步骤5．当辅助接口122观测到REQ/GNT#被确认时，它使确认的GNT#到线上。
步骤6．当辅助接口122希望释放数据总线151时，它解除确认REQ#。
按照本发明的实施方案，当GNT#的确认可以很快地置零，正好在初始化REQ#和GNT#之间的一个或多个周期，在解除确认的两个时钟周期内辅助接口不再次确认REQ#。
按照本发明实施方案，主机接口114不能先占有数据总线151的所有权，在此没有辅助接口122保持总线151的的长度限制。另外，在数据总线151依赖登录寄存器传输的一个实施方案中，信号触发触发传输不能被中断。但是，当处理结束或中断时，辅助接口122释放总线151给主机接口114一个处理的机会。如果辅助接口时由于中断而释放总线151的，它可能在两个时钟周期后再次请求总线151。
在总线空闲期间，所有信号必须继续被驱动。在这些等待周期内，总线151就在驱动总线信号的装置的“准备发送(parking)”。当前主接口响应驱动PACKET#和数据总线151。当前从接口响应驱动READY#。主机接口可以响应驱动时钟信号CLK。辅助接口122可以响应驱动REQ/GNT#。在其它实施方案中，如果辅助接口122在处理结束时总是释放总线151，那么所有数据总线“准备发送”将由主机接口114来完成。
F．播送事件：总线宽度商议事件、中断事件和电源管理事件
图11是时序图1100，示出了按照本发明一个实施方案的广播写处理1130。如图所示，广播写处理1130包括指令段1132和事件段1134。总线指令在指令段期1132间被传输，事件编码在事件段1134期间被传输。
按照本发明实施方案，在总线宽度商议进程1400内使用广播写处理1130。具体地，广播写总线指令(如总线指令0100)在指令段1132期间传输，以及总线宽度商议事件(如总线宽度询问和设定总线宽度)在事件段1134传输。
除了广播总线宽度商议事件外，广播写处理1130还可以用于广播中断。中断是发生在辅助装置内的异常事件，并可以通过广播周期与主机装置通信。在本发明的一个实施方案中，提供了8个不同的中断源，使得辅助装置有不同的多个功能。
按照本发明实施方案，广播写处理1130也可以用作广播电源管理事件(如事件编码20h)。电源管理事件是当辅助装置要求电源状态改变时在辅助装置内发生的异常事件。如果总线151的状态是时钟信号停止，总线151就必须停在主机装置上，辅助装置必须提供一种模式，使其能确认其异常的总线主请求。
G．时钟控制
在本发明的一个实施方案中，时钟信号CLK可能基于节约功率或减少电磁干扰的原因被主机停止。图12是时序图1200示出了本发明的时钟控制机制。在没有来自辅助装置122的主请求和活动的最小的16个周期之后，主机接口114可能让CLK停止在低电平状态。当主接口需要执行总线处理时，可以单方面地重新启动时钟信号CLK。辅助接口122可以异常确认主请求，请求重新启动时钟。主机请求的响应没有时间限制。主请求必须保持确认一直到检测出时钟的第一个上升沿，这时辅助装置应当是三态的REQ/GNT#。从这一刻起，跟着是主请求协议。
由于完成任何主处理后辅助装置立即放弃总线151所有权的优先行为，所以辅助接口没有动态保持时钟运行的方法。如果辅助接口122具有在总线151为等待状态时要求时钟信号CLK运行的电路，主机时钟控制电路必须通过在配置寄存器内设定模式位使其不能控制。时钟控制模式位的缺省状态是不能控制，允许时钟连续运行。
本发明公开了一种数据宽度可变的系统总线。应当理解，尽管利用具体的实施方案解释了本发明，但不应局限于这样的实施方案，而应该根据后面的权利要求来理解本发明。

Claims (16)

1．一种在计算机系统装置之间传输数据的总线桥，该总线桥包括：
连接到基本总线的主桥，该主桥还包括主机接口；
连接到次级总线的辅助桥，该辅助桥还包括辅助接口；
连接所说的主机接口与辅助接口的控制总线，控制总线用于在所说的主机接口与辅助接口之间传递控制信号；和
连接所说的主机接口与辅助接口的可变宽度数据总线，用于在所说的主机接口与辅助接口之间传递串行的数据块，其中所说的主机接口和辅助接口在所说的计算机系统通电复位时判断该可变宽度数据总线的有效宽度。
2．如权利要求1所述的总线桥，其中所说的主机接口在计算机系统在通电复位时将总线宽度询问传送到所说的辅助接口。
3．如权利要求2所述的总线桥，其中所说的辅助接口在收到所说的总线宽度询问时将表示所说的辅助接口宽度的信息传送到所说的主机接口。
4．如权利要求3所述的总线桥，其中所说的主机接口将所说的可变宽度数据总线的有效宽度设定为所说的主机接口宽度与辅助接口宽度的较小的一个。
5．如权利要求1所述的总线桥，其中所说的基本总线是基本的外围组件互连(PCI)总线。
6．如权利要求3所述的总线桥，其中所说的次级总线是次级的PCI总线。
7．一种在计算机系统的并行总线与串行总线之间传输数据的总线桥，该总线桥包括：
并行接口，用于连接到并行总线和从该并行总线接收总线指令、地址和数据；
连接到所说的并行总线的状态机，用于串行传输所说的总线指令、所说的地址和所说的数据到数据块内；和
串行接口，用于连接到宽度可变的串行总线，输出所说的数据块到所说的串行总线上，其中所说的串行接口具有可变的有效宽度，有效宽度在计算机系统通电复位时可以判断，以及其中的所说的数据块的大小根据所说的有效宽度的不同而不同。
8．如权利要求7的总线桥，还包括初始化状态机，用于在计算机系统通电复位时判断所说的串行接口的有效宽度。
9．如权利要求7的总线桥，其中所说的并行总线是外围组件互连(PCI)总线。
10．如权利要求1或7的总线桥，其中所说的可变的有效宽度可以是1位、4位、8位或16位。
11．如权利要求1或7的总线桥，其中所说的控制总线或接口还包括：
第一信号线，用于传输处理请求信号；和
第二信号线，用于传输数据准备好信号，其中所说的处理请求信号和所说的数据信号在所说的可变宽度串行总线上控制数据的传输处理。
12．如权利要求11的总线桥，其中所说的控制总线还包括传输总线仲裁信号的第三信号线，其中所说的总线仲裁控制所说的可变宽度串行总线的总线控制。
13．如权利要求12的总线桥，其中所说的控制总线还包括用于传输总线时钟信号的第四信号线。
14．建立连接主机接口和辅助接口的串行总线有效宽度的方法，该方法包括以下步骤：
(a)所说的主机接口发送第一设定总线宽度指令给所说的辅助接口将所说的串行总线有效宽度设为1位；
(b)所说的主机接口发送总线宽度询问给在所说的串行总线上的所说的辅助接口；
(c)回应总线宽度询问，所说的辅助接口将代表该辅助接口宽度的数据传输给所说的主机接口；
(d)一收到该数据，所说的主机接口就将所说的主机接口宽度与辅助接口宽度进行比较；和
(e)该主机接口通过向所说的辅助接口发送第二设定总线宽度指令，将有效宽度设定为所说的主机接口与辅助接口的较小的一个。
15．如权利要求14所述的方法，其中所说的串行总线的有效宽度可以是1位、4位、8位或16位。
16．如权利要求14所述的方法，还包括步骤：当所说的主机接口宽度为1位时，可以略去步骤(b)到步骤(e)。
CN00800907A 1999-03-26 2000-02-04 具有串行连接外围组件互连接口的系统总线 Pending CN1318171A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/277569 1999-03-26
US09/277,569 US6434654B1 (en) 1999-03-26 1999-03-26 System bus with a variable width selectivity configurable at initialization

Publications (1)

Publication Number Publication Date
CN1318171A true CN1318171A (zh) 2001-10-17

Family

ID=23061440

Family Applications (1)

Application Number Title Priority Date Filing Date
CN00800907A Pending CN1318171A (zh) 1999-03-26 2000-02-04 具有串行连接外围组件互连接口的系统总线

Country Status (7)

Country Link
US (1) US6434654B1 (zh)
EP (1) EP1082667A1 (zh)
JP (1) JP2002540528A (zh)
KR (1) KR20010071327A (zh)
CN (1) CN1318171A (zh)
AU (1) AU3696600A (zh)
WO (1) WO2000058847A1 (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7162562B2 (en) 2003-08-28 2007-01-09 High Tech Computer Corp. Portable electronic system and accessing method thereof
CN1299217C (zh) * 2003-09-11 2007-02-07 宏达国际电子股份有限公司 具有多功能高速总线的可携式电子系统及其方法
CN100547575C (zh) * 2006-09-12 2009-10-07 威盛电子股份有限公司 初始设定装置的方法及初始设定系统
CN102163184A (zh) * 2011-03-22 2011-08-24 中兴通讯股份有限公司 一种基于专用多芯片串行互连接口的主从传输系统及方法
CN108694142A (zh) * 2017-04-06 2018-10-23 广达电脑股份有限公司 改善服务器模块寻址的系统、方法及计算机可读存储装置

Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000293485A (ja) * 1999-04-08 2000-10-20 Matsushita Electric Ind Co Ltd 通信インターフェース
JP2001202326A (ja) * 2000-01-21 2001-07-27 Mitsubishi Electric Corp ダイナミックバスサイジングにおける高速ブロック転送回路
JP4649009B2 (ja) * 2000-03-08 2011-03-09 株式会社東芝 カードインタフェースを備えた情報処理装置、同装置に装着可能なカード型電子機器、及び同装置におけ動作モード設定方法
US6952751B1 (en) * 2000-04-07 2005-10-04 Advanced Micro Devices, Inc. Method and apparatus for extending legacy computer systems
US6859399B1 (en) * 2000-05-17 2005-02-22 Marvell International, Ltd. Memory architecture and system and multiport interface protocol
US6910002B1 (en) * 2000-08-23 2005-06-21 Xilinx, Inc. Method and apparatus for specifying addressability and bus connections in a logic design
EP1237090A1 (en) * 2001-02-28 2002-09-04 Alcatel Serial peripheral interface master device, a serial peripheral interface slave device and a serial peripheral interface
US6792494B2 (en) * 2001-03-30 2004-09-14 Intel Corporation Apparatus and method for parallel and serial PCI hot plug signals
EP1308846B1 (de) * 2001-10-31 2008-10-01 Infineon Technologies AG Datenübertragungseinrichtung
US20030088799A1 (en) * 2001-11-05 2003-05-08 Bodas Devadatta V. Method and apparatus for regulation of electrical component temperature and power consumption rate through bus width reconfiguration
US7069464B2 (en) 2001-11-21 2006-06-27 Interdigital Technology Corporation Hybrid parallel/serial bus interface
SE520715C2 (sv) * 2001-12-03 2003-08-12 Akzo Nobel Nv Förfarande för framställning av metylcellulosaetrar
US7836252B2 (en) 2002-08-29 2010-11-16 Micron Technology, Inc. System and method for optimizing interconnections of memory devices in a multichip module
US7103701B2 (en) * 2002-09-23 2006-09-05 Hewlett-Packard Development Company, L.P. Memory bus interface
US7853734B2 (en) * 2002-10-22 2010-12-14 Broadcom Corporation Video bus for a video decoding system
US7245145B2 (en) 2003-06-11 2007-07-17 Micron Technology, Inc. Memory module and method having improved signal routing topology
JP2005107694A (ja) * 2003-09-29 2005-04-21 Sanyo Electric Co Ltd 通信インターフェース回路およびその制御方法、マイクロコンピュータ
US7120743B2 (en) 2003-10-20 2006-10-10 Micron Technology, Inc. Arbitration system and method for memory responses in a hub-based memory system
US7313643B2 (en) * 2004-02-17 2007-12-25 Nec Electronics America, Inc. PCI-express to PCI/PCI X translator
US7366864B2 (en) * 2004-03-08 2008-04-29 Micron Technology, Inc. Memory hub architecture having programmable lane widths
US7120723B2 (en) 2004-03-25 2006-10-10 Micron Technology, Inc. System and method for memory hub-based expansion bus
EP1735712A1 (en) * 2004-03-26 2006-12-27 Koninklijke Philips Electronics N.V. Integrated circuit and method for transaction abortion
US7590797B2 (en) 2004-04-08 2009-09-15 Micron Technology, Inc. System and method for optimizing interconnections of components in a multichip memory module
US7844767B2 (en) * 2004-05-21 2010-11-30 Intel Corporation Method for identifying bad lanes and exchanging width capabilities of two CSI agents connected across a link
US8046488B2 (en) * 2004-05-21 2011-10-25 Intel Corporation Dynamically modulating link width
KR100602204B1 (ko) * 2004-07-28 2006-07-19 삼성전자주식회사 메인 제어부와 부 제어부로 구성된 제어 시스템 및 버스연결 방법
US7392331B2 (en) 2004-08-31 2008-06-24 Micron Technology, Inc. System and method for transmitting data packets in a computer system having a memory hub architecture
US20060101274A1 (en) * 2004-11-05 2006-05-11 Scm Microsystems Gmbh Data transfer in an access system
US7571296B2 (en) * 2004-11-11 2009-08-04 Nvidia Corporation Memory controller-adaptive 1T/2T timing control
US20060123179A1 (en) * 2004-12-03 2006-06-08 Wong Kar L Controlling issuance of requests
US7457901B2 (en) * 2005-07-05 2008-11-25 Via Technologies, Inc. Microprocessor apparatus and method for enabling variable width data transfers
US7502880B2 (en) * 2005-07-11 2009-03-10 Via Technologies, Inc. Apparatus and method for quad-pumped address bus
US7441064B2 (en) * 2005-07-11 2008-10-21 Via Technologies, Inc. Flexible width data protocol
US7444472B2 (en) * 2005-07-19 2008-10-28 Via Technologies, Inc. Apparatus and method for writing a sparsely populated cache line to memory
US7590787B2 (en) * 2005-07-19 2009-09-15 Via Technologies, Inc. Apparatus and method for ordering transaction beats in a data transfer
US20070239922A1 (en) * 2005-12-09 2007-10-11 Horigan John W Technique for link reconfiguration
US7490186B2 (en) * 2006-07-26 2009-02-10 International Business Machines Corporation Memory system having an apportionable data bus and daisy chained memory chips
US7844769B2 (en) * 2006-07-26 2010-11-30 International Business Machines Corporation Computer system having an apportionable data bus and daisy chained memory chips
US7546410B2 (en) * 2006-07-26 2009-06-09 International Business Machines Corporation Self timed memory chip having an apportionable data bus
US7620763B2 (en) * 2006-07-26 2009-11-17 International Business Machines Corporation Memory chip having an apportionable data bus
US7711886B2 (en) * 2007-12-13 2010-05-04 International Business Machines Corporation Dynamically allocating communication lanes for a plurality of input/output (‘I/O’) adapter sockets in a point-to-point, serial I/O expansion subsystem of a computing system
JP2010003040A (ja) * 2008-06-19 2010-01-07 Koyo Electronics Ind Co Ltd マルチプレックスバスを有するバスシステム
WO2011056729A2 (en) 2009-11-05 2011-05-12 Rambus Inc. Interface clock management
DE102011007437A1 (de) * 2010-11-15 2012-05-16 Continental Teves Ag & Co. Ohg Verfahren und Schaltungsanrodnung zur Datenübertragung zwischen Prozessorbausteinen
US9021170B2 (en) * 2011-06-29 2015-04-28 Texas Instruments Incorporated System and method for improving ECC enabled memory timing
US20170116150A1 (en) * 2015-10-23 2017-04-27 Qualcomm Incorporated N-phase fast bus turnaround
US10388362B1 (en) * 2018-05-08 2019-08-20 Micron Technology, Inc. Half-width, double pumped data path

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA2017458C (en) 1989-07-24 2000-10-10 Jonathan R. Engdahl Intelligent network interface circuit
JPH0484253A (ja) * 1990-07-26 1992-03-17 Mitsubishi Electric Corp バス幅制御回路
US5696949A (en) 1995-06-15 1997-12-09 Intel Corporation System for PCI slots expansion using asynchronous PCI-to-PCI bridge with clock generator for providing clock signal to the expansion mother board and expansion side of bridge
US5781747A (en) 1995-11-14 1998-07-14 Mesa Ridge Technologies, Inc. Method and apparatus for extending the signal path of a peripheral component interconnect bus to a remote location
US5937174A (en) * 1996-06-28 1999-08-10 Lsi Logic Corporation Scalable hierarchial memory structure for high data bandwidth raid applications
US5919254A (en) 1997-06-25 1999-07-06 Intel Corporation Method and apparatus for switching between source-synchronous and common clock data transfer modes in a multiple processing system
US6002882A (en) * 1997-11-03 1999-12-14 Analog Devices, Inc. Bidirectional communication port for digital signal processor

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7162562B2 (en) 2003-08-28 2007-01-09 High Tech Computer Corp. Portable electronic system and accessing method thereof
CN1299217C (zh) * 2003-09-11 2007-02-07 宏达国际电子股份有限公司 具有多功能高速总线的可携式电子系统及其方法
CN100547575C (zh) * 2006-09-12 2009-10-07 威盛电子股份有限公司 初始设定装置的方法及初始设定系统
CN102163184A (zh) * 2011-03-22 2011-08-24 中兴通讯股份有限公司 一种基于专用多芯片串行互连接口的主从传输系统及方法
CN108694142A (zh) * 2017-04-06 2018-10-23 广达电脑股份有限公司 改善服务器模块寻址的系统、方法及计算机可读存储装置
CN108694142B (zh) * 2017-04-06 2020-07-14 广达电脑股份有限公司 改善服务器模块寻址的系统、方法及计算机可读存储装置

Also Published As

Publication number Publication date
JP2002540528A (ja) 2002-11-26
US6434654B1 (en) 2002-08-13
KR20010071327A (ko) 2001-07-28
AU3696600A (en) 2000-10-16
EP1082667A1 (en) 2001-03-14
WO2000058847A9 (en) 2002-02-21
WO2000058847A1 (en) 2000-10-05

Similar Documents

Publication Publication Date Title
CN1318171A (zh) 具有串行连接外围组件互连接口的系统总线
US7349973B2 (en) Data transfer control device, electronic equipment, and data transfer control method
US7028109B2 (en) Data transfer control device including buffer controller with plurality of pipe regions allocated to plurality of endpoints
KR970000842B1 (ko) 정보 처리 시스템 및 컴퓨터 시스템
US5729683A (en) Programming memory devices through the parallel port of a computer system
JP2002541554A (ja) ユニバーサル・シリアル・バスに基づくｐｃフラッシュディスクのためのアーキテクチャ
US7337382B2 (en) Data transfer control device, electronic instrument, and data transfer control method
US7409471B2 (en) Data transfer control device for data transfer over a bus, electronic equipment and method for data transfer over a bus
US20190356412A1 (en) Fast termination of multilane double data rate transactions
CN1828574A (zh) 使用串行连接总线的计算机系统及多cpu互连方法
CN1811480A (zh) 一种电平信号的实时监测方法及装置
US7359996B2 (en) Data transfer control device, electronic equipment, and data transfer control method
CN1636198B (zh) 用于传送流动分组的装置、系统和方法
US7469304B2 (en) Data transfer control device, electronic equipment, and method for a data transfer through a bus, the data transfer control device including a register and a packet buffer that are commonly used during a host operation and a peripheral operation
US7428600B2 (en) Data transfer control device, electronic equipment, and data transfer control method
US6954809B2 (en) Apparatus and method for accessing computer system resources via serial bus
CN1415094A (zh) 在计算机部件之间设置改进接口的方法与装置
CN1139880C (zh) 控制芯片组之间具有插队功能的总线仲裁方法
CN1783044A (zh) 一种片上系统
JP7391154B2 (ja) デイジーチェーンｓｐｉ集積回路およびその動作方法
CN101727426B (zh) 基于高速串行总线的计算机系统
CN1217274C (zh) 多延迟读取交易装置及其操作方法
CN1564986A (zh) 设备控制器
JP4127071B2 (ja) データ転送制御装置、電子機器及びデータ転送制御方法
Finkelstein et al. Microprocessor system buses: A case study

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C12 Rejection of a patent application after its publication
RJ01 Rejection of invention patent application after publication