CN1315783A - 总线开关 - Google Patents

Abstract

一种总线开关,包含总线、输入线路、保护NMOS晶体管(至少与总线和输入线路之一相连)、有电流通路的开关NMOS晶体管(其一端与总线相连,另一端与输入线路相连)。开关NMOS晶体管的阈值电压比保护NMOS晶体管的阈值电压要高。

Description

总线开关

本申请以在先的日本专利申请号2000-085115(2000年3月24日申请)为基础并要求享有其优先权，该申请的全部内容均在此供参考。

本发明涉及总线开关。图1是现有总线开关的电路图。

图1显示了一种总线开关101，用于响应选择信号SEL1和SEL2在输入信号IN1和IN2中选择一个，并将所选的信号发送给总线BUS。

总线开关101包括两个N沟道MOS(下文称NMOS)晶体管102-1和102-2。每个NMOS晶体管102-1和102-2的电流通路的一端均连接到总线BUS，其另一端则连接到其各自的输入线路103-1和103-2。两个缓冲电路104-1和104-2的输出分别连接到输入线路103-1和103-2。输入信号IN1和IN2通过缓冲电路104-1和104-2以及输入线路103-1和103-2分别被提供给NMOS晶体管102-1和102-2的电流通路的另一端。

分别通过缓冲电路105-1和105-2为NMOS晶体管102-1和102-2的栅极提供选择信号SEL1和SEL2。为响应选择信号SEL1和SEL2,NMOS晶体管102-1和102-2被有选择地导通。于是，输入信号IN1和IN2之一被选定并传输给总线BUS。保护二极管107-1和107-2分别与输入线路103-1和103-2相连。

由于系统需要高速地工作，“下冲”(undershoot)问题变得日趋严重；“下冲”是由于缓冲电路104-1和104-2的输出噪声(特别是输出电平)从高电平变为低电平而导致的。

假设缓冲电路104-1的输出电平有下冲，且输入线路103-1中A点的电压瞬时降到-2V(如图2A所示)左右。在图1所示的电路中，与输入线路103-1相连的保护二极管107-1(用于保护输入信号)，且输入线路103-1中B点的电压被截掉一个值(不大于保护二极管107-1的下降后的正向电压VF)并被维持在-0.7V附近。

然而，构成总线开关101的NMOS晶体管102-1和102-2的阈值电压Vth接近0.7V。因此，如果当NMOS晶体管102-1关断(如图3所示)时在输入线路103-1中发生“下冲”(如图2A和图2B所示)，NMOS晶体管102-1的栅-源电压VGS会超过NMOS晶体管102-1的阈值电压VthB，且NMOS晶体管102-1立即关断。

如果总线BUS的电压为高电平，电流I流向处于低电平的输入线路103-1，且总线BUS的电压降低。

由于总线开关101意外接通而导致的总线BUS电压的这一降低是瞬时的。然而，为了高速地操作一个系统，即使电压瞬时降低也被认为会对与总线BUS相连的其它电路造成不良影响(如，出现故障)。

本发明的开发考虑了上述因素。本发明的一个目标便是提供一个不会由于噪声(对于高速运作的系统，噪声是不可避免的)而意外接通的总线开关。

为实现上述目的，依据本发明的第一个方面的一种总线开关包括第一和第二两个连线-其中至少有一个被用作总线、至少与第一和第二连线之一相连的一个保护晶体管、以及具有与第一和第二连线相连的一个电流通路的一个开关晶体管，该开关晶体管的阈值电压比保护晶体管的阈值电压大。

在依据本发明第一个方面的总线开关中，当在第一和第二连线中至少一个上发生“下冲”时，下冲电压中不大于保护晶体管阈值电压的那些成分被截掉。

由于开关晶体管的阈值电压被设置为大于保护晶体管的阈值电压，在发生“下冲”的连线与开关晶体管的栅极间生成的电压不会超过开关晶体管的阈值电压。

因此，即使在至少一条连线中发生“下冲”，也会抑制在开关晶体管中形成沟道，从而阻止开关晶体管意外打开。

依据本发明第二个方面的一种总线开关包括第一和第二连线-其中至少有一个被用作总线、与第一和第二连线中的至少一个相连的保护二极管、以及具有与第一和第二连线相连的电路通路的开关晶体管；开关晶体管的阈值电压高于保护二极管中下降后的正向电压。

在依据本发明第二个方面的总线开关中，开关晶体管的阈值电压要高于保护二极管中下降后的正向电压。如同第一方面中的总线开关一样，在发生“下冲”的连线与开关晶体管的栅极间生成的电压不会超过开关晶体管的阈值电压。

因此，如同第一方面中的总线开关一样，即使在至少一条连线中发生“下冲”，也会抑制在开关晶体管中形成沟道，从而阻止开关晶体管意外导通。

依据本发明第三个方面的总线开关包括第一和第二连线(其中至少有一个用作总线)、与两连线中至少一个相连的保护器件以及电流通路与第一和第二连线相连的开关晶体管，其中保护器件将在开关晶体管关闭时在开关晶体管的栅极与两个连线中至少一个间生成的电压截断成小于开关晶体管的阈值电压的一个电压。

在依据本发明第三个方面的总线开关中，保护器件会将在开关晶体管截止时在开关晶体管的栅极与两个连线中至少一个之间生成的电压截成小于开关晶体管的阈值电压的一个电压。如同第一和第二方面中的总线开关一样，在发生“下冲”的连线与开关晶体管的栅极间生成的电压不会超过开关晶体管的阈值电压。

因此，如同第一和第二方面中的总线开关一样，即使在至少一条连线中发生“下冲”，也会抑制在开关晶体管中形成沟道，从而阻止开关晶体管意外打开。

本发明的其它目标和优点将在下文中详细描述，有些则是可从该描述显而易见的，有些可通过对本发明的实施而获得。本发明的目标和优点特别可通过下文指出的装置及组合来实现和获得。

附图包括在本说明书中并构成其一部分，展示了本发明的优选实施例，并与上文中的一般说明以及下文中的有关优选实施例的详细说明一起，用来阐述本发明的原理。

图1是现有总线开关的电路图；

图2A和图2B是说明现有总线开关的“下冲”的曲线图；

图3是说明现有总线开关的问题的电路图；

图4是依据本发明第一个实施例的一种总线开关的电路图；

图5 A和图5B是解释图4中所示的总线开关的“下冲”的曲线图；

图6是说明本发明第一个实施例的总线开关的优点的电路图；

图7是依据本发明第二个实施例的总线开关的电路图。

下面将参照附图介绍本发明的实施例。在所有附图中，相同的组成部件均使用相同的标号。

(第一实施例)

图4是显示依据本发明第一个实施例的总线开关1的电路图。总线开关1被形成在一个半导体集成电路芯片上，以响应选择信号SEL1和SEL2而选择输入信号IN1和IN2之一，并将所选的信号发送给总线BUS。总线BUS被设置在电路板上。

总线开关1包括作为开关晶体管的两个N沟道MOS(下文称NMOS)晶体管2-1和2-2。每个NMOS晶体管2-1和2-2的电流通路的一端均连接到总线BUS，其电流通路的另一端则分别连接到输入线路3-1和3-2。两个缓冲电路4-1和4-2的输出端分别连接到输入线路3-1和3-2。输入信号IN1和IN2分别通过缓冲电路4-1和4-2以及输入线路3-1和3-2被提供给NMOS晶体管2-1和2-2的电流通路的另一端。缓冲电路4-1和4-2被形成在形成总线开关1的半导体集成电路芯片之外的一个芯片上。

NMOS晶体管2-1和2-2的栅极分别通过缓冲电路5-1和5-2被提供有选择信号SEL1和SEL2。NMOS晶体管2-1和2-2，响应于选择信号SEL1和SEL2，而有选择地导通；因此，输入信号IN1和IN2之一被选中并发送给总线BUS。以二极管方式连接的保护NMOS晶体管6-1和6-2均用作输入保护器件，它们与各自的线路相连以使NMOS晶体管2-1和2-2的电流通路与总线BUS的一端相连。同样，以二极管方式连接的保护NMOS晶体管7-1和7-2分别连接到输入线路3-1和3-2。缓冲电路5-1和5-2、保护NMOS晶体管6-1、6-2、7-1和7-2均被形成在总线开关1所在的芯片上。

保护NMOS晶体管6-1和6-2的电流通路的一端与其各自的线路相连，以使NMOS晶体管2-1和2-2的电流通路与总线BUS的一端相连，而NMOS晶体管6-1和6-2的电流通路的另一端则均与一个电源端(例如，接地端Vss)相连。NMOS晶体管6-1和6-2的栅极分别与其接地端Vss相连。这样，保护NMOS晶体管6-1和6-2可以正常关断。

保护NMOS晶体管7-1和7-2的电流通路的一端与其各自的输入线路3-1和3-2相连，另一端则与它们各自的电源端(例如，接地端Vss)相连。NMOS晶体管7-1和7-2的栅极分别与其接地端Vss相连。如上述NMOS晶体管6-1和6-2，保护NMOS晶体管7-1和7-2可以正常关断。

在第一实施例中，每个保护NMOS晶体管6-1、6-2、7-1和7-2的阈值电压VthA都设置得比构成总线开关1的每个NMOS晶体管2-1和2-2的阈值电压VthB低。

假设在总线开关1中，缓冲电路4-1的输出电平发生下冲，且输入线路3-1中A点的电压瞬时降到-2V左右(如图5A所示)。与输入线路3-1相连的保护NMOS晶体管7-1起到保护输入信号的作用，输入线路3-1中B点的电压被截掉一个值-该值不大于保护NMOS晶体管7-1的阈值电压Vth-并被维持在-VthA。

如上所述，阈值电压VthB要比总线开关1的阈值电压VthA高。因此，即使在NMOS晶体管2-1关断时(如图6所示)在输入线路3-1中发生“下冲”(图5 A和图5B所示)，NMOS晶体管2-1的栅-源电压VGS也不会超过其阈值电压VthB。

因此，即使输入线路3-1和3-2中发生“下冲”，也会抑制在NMOS晶体管2-1和2-2中形成沟道，从而防止这些晶体管意外导通。

在第一实施例中，以二极管方式连接的保护NMOS晶体管6-1和6-2与其各自的线路相连以使NMOS晶体管2-1和2-2的电流通路与总线的一端相连。无需提供保护NMOS晶体管6-1和6-2中的任何一个；但是，NMOS晶体管6-1和6-2有上述抑制在NMOS晶体管2-1和2-2中形成沟道的优点，即使在总线BUS中发生“下冲”也不例外。

如上所述的第一实施例中的总线开关可防止NMOS晶体管2-1和2-2意外导通，对于在高速运转的系统中减少误操作十分有用。

(第二实施例)

图7是依据本发明第二个实施例的总线开关的电路图。

如图7所示，第二个实施例与第一个实施例中总线开关的不同之处在于：使用保护二极管6＇-1、6＇-2、7＇-1和7＇-2代替保护NMOS晶体管6-1、6-2、7-1和7-2，这些二极管与连接NMOS晶体管2-1和2-2和总线和输入线路3-1和3-2的连线相连。NMOS晶体管2-1和2-2的阈值电压VthB设定得比保护二极管6＇-1、6＇-2、7＇-1和7＇-2中下降后的正向电压VF要高。

依据第二个实施例，当在输入线路3-1和3-2中发生“下冲”时，输入线路3-1和3-2的电压可以截断为下降后的正向电压VF。

NMOS晶体管2-1和2-2的阈值电压VthB比下降的正向电压VF高。于是，即使在输入线路3-1和3-2中发生“下冲”，NMOS晶体管2-1和2-2的栅-源电压VGS也不会超过阈值电压VthB。

如在第一个实施例中一样，即使在输入线路3-1和3-2中发生“下冲”时，也会抑制在NMOS晶体管2-1和2-2中形成沟道，从而防止这些晶体管意外打开。

本发明不局限于上述的第一和第二实施例。可对它进行各种更改和修正，而不背离本发明的主题的范围。

第一和第二实施例涉及连接输入线路至总线的总线开关。但是，本发明也适用于使各总线相连的总线开关、使总线与集成电路的输入线路相连的总线开关以及类似器件。

在第一和第二实施例中，总线BUS被形成在电路板上，总线开关1与缓冲电路4-1和4-2被形成在不同的芯片上。当然，这些器件也可以位于同一块芯片上。

业内技术人员很容易理解其它优点和修改方案。所以，本发明不局限于此处显示和描述的具体细节和代表性的实施例。因此，可在不脱离由随附的权利要求书及其等价内容所限定的广义发明原理的范围或精神的前提下，进行各种修改。

Claims (10)

1．一种总线开关，包括：

第一和第二连线，其中至少有一个被用作总线；

一个第一晶体管，与上述连线中的至少一个相连；以及

一个第二晶体管，它具有与第一和第二连线相连的电流通路，第二晶体管的阈值电压高于第一晶体管的阈值电压。

2．根据权利要求1所述的总线开关，其特征在于第一晶体管是保护晶体管，第二个晶体管是开关晶体管。

3．根据权利要求2所述的总线开关，其特征在于保护晶体管有一个源极、一个漏极和一个栅极，源极和漏极之一与第一、第二连线中的至少一个相连，源极和漏极中的另一个与一个电源端相连，且栅极与源极和漏极中的另一个相连。

4．根据权利要求3所述的总线开关，其特征在于保护晶体管在正常状态下关断。

5．根据权利要求4所述的总线开关，其特征在于在正常状态下关断的保护晶体管是N沟道MOSFET晶体管，且电源端是低电势电源端。

6．一种总线开关，包括：

第一和第二连线，其中至少有一个被用作总线；

一个第一晶体管，与上述第一和第二连线中的至少一个相连；以及

一个第二晶体管，它具有与第一和第二线路相连的一个电流通路，

其中第一个晶体管会在第二晶体管关断时将在第二个晶体管的栅极与两个线路中的至少一个之间生成的电压截成小于第二个晶体管的阈值电压的一个电压。

7．根据权利要求6所述的总线开关，其特征在于第一个晶体管是保护晶体管，第二个晶体管是开关晶体管。

8．根据权利要求7所述的总线开关，其特征在于保护晶体管有一个源极、一个漏极和一个栅极，源极和漏极之一与第一、第二连线中的至少一个相连，源极和漏极中的另一个与一个电源端相连，且栅极与源极和漏极中的另一个相连。

9．根据权利要求8所述的总线开关，其特征在于保护晶体管在正常状态下关断。

10．根据权利要求9所述的总线开关，其特征在于在正常状态下关断的保护晶体管是N沟道MOSFET晶体管，且电源端是低电势电源端。

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