CN1309844A - 捕获方法与实现该方法的装置 - Google Patents

Abstract

在数据通信、测位及导航中存在一个问题,就是接收机要接收多个发射信号,由此必须识别发射机。为此,讲述一种捕获方法和用于实现该方法的装置,其实现了接收扩展序列与频率f的相关,其中,f为输入扩展序列的频率。接收扩展序列被存储起来,并利用过采样速率i*f处理该存储的扩展序列。该接收并被存储的扩展序列被划分成i个段,并在i个步骤中实现相关。

Description

捕获方法与实现该方法的装置

本发明涉及一种捕获方法，其中，用频率f输入的、具有m比特的扩展序列以如下方式与本地产生的扩展序列相关，即让许多本地产生的扩展序列相对于接收扩展序列产生相移。本发明另外还涉及一种实现该方法的装置。

基本的扩展方法是直接序列方法。对此，消息在发送之前用一种高频的伪随机二进制序列进行调制。在知道该二进制序列的情况下，接收机可以从如此形成的伪噪声信号中提取消息。

这种方法应用在数据通信、测位及导航之中。对此，存在如下问题，即接收机从多个发射机接收信号，然后必须确定信号的时间位置才能识别该信号。

这种方法的一种重要应用领域尤其是遵循NAVSTAR GPS系统(利用定时和测距的导航系统，全球定位系统)的实时卫星导航。在此，许多卫星作用为发射机网，并由地面站或控制站进行控制。对于接收机的三维位置测定，必须至少有四颗卫星位于接收机的视场之内。发射机的消息在接收机内解密，以便由此进行必要的计算。为了使接收机能够识别卫星并对其信息进行分析，它必须要知道由发射机规定的、以长度预定的间歇性信号序列而传输的代码(黄金码)。为了查出该代码，接收机内存储了卫星的所有代码。于是，通常首先生成任意一个卫星的代码，然后将其与接收代码进行比较。如果不是所期望的卫星-通常出现这种情况-，就必须一直与存储的代码进行比较，直到确认为一致时止。

另外，由于不知道每个输入信号的相位，所以必须利用接收代码一直对该信号进行移相，直到某个时候确认为一致时止。该比较可通过信号的相关函数来进行，如果同步，则它近似为1。如果为该搜索过程考虑所有可能的方案，则必须在原则上付出很长的搜索时间。

Schroedter的“GPS卫星导航”，Franzis出版社，慕尼黑，1994曾公开过用于缩短该捕获时间的方法。譬如，接收机采用了多个信道，它可以根据信道数目并行地进行搜索。但这样会导致较高的电路费用。

本发明的任务在于，提供一种文章开头所述类型的方法和装置，利用它们可缩短捕获时间。

该任务通过如下方法来实现：

-使接收扩展序列与频率为f的、本地产生的扩展序列实现相关，

-存储接收的扩展序列，并利用过采样速率i*f处理该存储的接收扩展序列，以及

-将接收并存储的扩展序列划分成i个段，并在i个步骤中实现相关。

所述任务还通过下述装置来实现：装设一个反馈移位寄存器来串行地接收所接入的信号序列，且该寄存器具有过采样速率的时钟；所述移位寄存器的寄存器位并行地连接在用于暂存多个依次读出的移位寄存器内容的存储器的输出端上；所述存储器在输出侧并行地接在移位寄存器上；装设另一个用于接收参考信号序列的存储器；以及装设一个比较器，以便在过采样速率下将存储器内容与所述另一个存储器的内容进行比较。

本发明的优点在于，发射机同步以及确定接收代码与存储代码的一致性可以用过采样速率的标准来实现，这比普通的、顺序运行的同步要快得多。譬如，如果利用32倍的过采样速率进行工作，则同步过程要比常规方法快32倍。

为了简化和加快处理，采取下述做法是比较合适的：在k个周期内，接收的扩展序列以过采样速率k*f被逐位地移到均具有m比特的k个段变体中，其中，段变体的最高值比特被移到下一段变体的最低值比特位置处；在k个周期后，最低值比特由接收扩展序列的下一个比特代替，并重复该过程m-1次；本地产生的扩展序列被划分成均具有n比特的k个段，而且每个这种段在一个周期内与输入扩展序列的段变体相比较；对所有的一致进行计数，并存储计数结果；最后，对所有计数器结果进行最大值搜索。

利用该方式，信号序列可以划分成多个数据字长度，而这种数据字长度可以用简单的方法通过普通的数据处理元件(如移位寄存器、存储器等)来处理。另外，还有如下的优点，即接收信号序列的各个比特的交换可以通过简单短接的、结合有FIFO存储器的移位寄存器来实现。

下面借助附图示出的实施例来详细讲述本发明。

图1示出了已知用于GPS导航系统的接收机；

图2示出了图1接收机的细节；以及

图3以图2所示电路装置的细节形式示出了加法器装置。

图1示出了一种用于实现扩展方法的接收机，譬如它可应用在数据通信、移动无线系统和测位及导航之中。下面针对在GPS测位及导航系统中的应用来讲述该接收机的结构和功能，因为对在所有其它采用扩展方法的接收机中的操作而言，该操作是非常典型的。在此，需要对接收信号-除了完全肯定的发射机的信号之外还包含其它有效发射机的信息-以及整个信号中的噪声电平进行查寻。

由天线(没有画出)以扩展序列形式发送的总信号被正交调制，然后利用正交调制器将其混入基带。正交分量Q与同相分量I分别通过A/D转换器(没有画出)用字宽1比特进行量化。

于是，信号被输入到两个结构形式相同的分支相关器2及2′内，在该相关器中，分别从总信号的噪声电平中找出所属卫星的黄金码。相关器2、2′的输出信号被输至功率计算器30，在该计算器内，分别在单元3、3′中从两个分支计算出数值平方，然后在加法器4中求和。在单元5中对所述求和值开平方，最后，为了提高测量结果的安全性，在累加器6内对该信号强度作M次累加。

黄金码发生器8给相关器2、2′提供在搜索过程中需要考虑的黄金码。

图2展示了图1所示相关器2的细节。由于两个相关器构造相同，此处只限于讲述相关器2。

分别产生的、长度为m=1023比特的黄金码(也被称作码片)被存储在数据存储器24中，并为搜索时间而保留着。在此，它被划分为k=32个均具有n=32比特的段，以便在32个存储器位置分别存储32个比特(或31比特)。输入信号I以譬如1MHz的第一频率f被逐位地通过1比特寄存器20而串行进入FIFO移位寄存器21。在当前情况下，FIFO移位寄存器21为32个寄存器位。它以i*f，也即32MHz的过采样速率工作。

数据存储器23、24具有地址指数器，它们以如下方式通过控制器32来控制读入读出，即按时间顺序存储32比特字。相关在最当前的32比特字开始，在最先的32比特字结束。

在一个32比特字内，最当前的、也即最后读入的比特总是位于最低值位，而最先的比特则位于最高值位置。

FIFO移位寄存器21的作用为，依次产生32比特字，这些字通过如下方式总不同于前面的32位比特字，即它从最低值位向最高值位移位了一个比特。

按如下方式产生相关：

在接收扩展序列或接收信号I′的新比特被读入到最低值的寄存器位20之前，当前的32比特字向高值位方向移位，其中，最高值比特被读入以延迟元件形式作用的中间寄存器33。此时，把接收信号I′的比特写入最低值位，中间存储器内的比特不被采纳。于是，FIFO移位寄存器21的最低值位包含了一个新接收的比特，而其余寄存器位则包含了较先32比特字中的31个最低值比特。同时，累加器28复位为0。新的32比特字被存储到以RAM形式构造的数据存储器23的如下地址中，即前面的32比特字被读出的那个地址。

于是，对于数据存储器23中所有剩下的存储器位，存储器内容均被依次读出来，并在XOR比较器27中与以RAM形式构造的数据存储器的相应存储器内容进行比较，且由该比较器27提供32比特长的结果。在后接的加法器29中，求出该32比特字的所有逻辑1值的总和。

同时，把当前的32比特字从数据存储器23写入到FIFO21，并从最低值位向最高值位移位一个比特。现在，将事先中间存储在寄存器33中的比特读入到FIFO移位寄存器21的最低值位20。以这种方式生成的新字被暂存到其在数据存储器23内的老地址中。然后它又与暂存在数据存储器24中的黄金码的相应段进行比较，这正如上文已经讲述过的一样。

当所有32个存储在数据存储器23中的字以该方式在32个周期内被处理完后，由加法器28算出相关结果。

FIFO移位寄存器21的内容以32MHz并行地通过总线34而被存储到数据存储器(RAM24)的第一地址。此后，RAM23的地址指数器升高一位，而且FIFO移位寄存器21重新装入32比特长的数据字，并从头开始相关过程。

另外的数据存储器RAM24与RAM23一样也具备带有相应32个比特的32个存储器位置，它存储有黄金码发生器8(图1)所产生的黄金码。如同在RAM23中存储接收码片序列的预定码片长度为n=32的段一样，所述另一个RAM24中的黄金码也总是以相同方式划分成预定长度为n=32的段，并存储在32个相继的地址中。两个RAM23、24的输出通过均为32比特宽的并行总线25及26而被输入到XOR比较器25中，并由此逐位地检验一致性。指示为一致的比特在比特加法器27中求和，并经过32个周期在累加器28中累加。

图3示出了用于图2所示比特加法器27的一种处理特别快的实施例。它由2比特加法器ADD的组合电路级联而成，其中，两个加法器ADD的输出总是连接到另一级的下一个加法器ADD的输入端上。因此，在下一例中需要16个加法器ADD来累加第一级的32个比特。第二级具有16个加法器，并以此类推。

可能的最大值搜索在于，譬如在计算单元31中对累加器6的所有信号进行最大值搜索。

Claims (5)

1．捕获方法，其中，用频率f输入的、具有m比特的二进制编码扩展序列以如下方式与本地产生的扩展序列相关，即让许多本地产生的扩展序列相对于接收扩展序列产生相移，

其特征在于：

-使接收扩展序列与频率为f的、本地产生的扩展序列实现相关，

-存储接收的扩展序列，并利用过采样速率i*f处理该存储的接收扩展序列，以及

-将接收并存储的扩展序列划分成i个段，并在i个步骤中实现相关。

2．根据权利要求1所述的方法，

其特征在于：

在k个周期内，接收的扩展序列以过采样速率k*f被逐位地移到均具有m比特的k个段变体中，其中，段变体的最高值比特被移到下一段变体的最低值比特位置处；在k个周期后，最低值比特由接收扩展序列的下一个比特代替，并重复该过程m-1次；

-本地产生的扩展序列被划分成均具有n比特的k个段，而且每个这种段在一个周期内与输入扩展序列的段变体相比较；

-对所有的一致进行计数，并存储该计数结果；

-最后，对所有计数器结果进行最大值搜索。

3．根据权利要求1或2所述的方法，

其特征在于：

预定长度的段的数目k=32，而且段的码片长度n=32。

4．用于实现权利要求1所述方法的装置，

其特征在于：

装设一个反馈移位寄存器来串行地接收所接入的信号序列，且该寄存器具有过采样速率的时钟，

所述移位寄存器的寄存器位并行地连接在用于并行地暂存多个依次读出的移位寄存器内容的FIFO存储器的输出端上，

所述FIFO存储器在输出侧并行地接在移位寄存器位上，以便并行地将数据转接到移位寄存器中，

装设另一个用于接收参考信号序列的存储器，以及

装设一个比较器，以便在过采样速率下将FIFO存储器内容与所述另一个存储器的内容进行比较。

5．根据权利要求4所述的装置，

其特征在于：

在比较器的输出端装设一个累加器，以便在逐位比较时，累加在比特位一致时所产生的逻辑值，

所述累加器是由级联的两比特加法器组合电路装配而成，其中，两个加法器的输出总是连接在下一加法器的输入端上。

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