KR20010070999A - 포착 방법 및 상기 방법을 실시하기 위한 장치 - Google Patents

Abstract

본 발명은 포착 방법 및 상기 방법을 실시하기 위한 장치에 관한 것이다. 데이터 통신, 위치 측정 및 네비게이션에서는 수신기가 다수의 송신기 신호를 수신하고 그리고 나서 송신기가 식별되어야만 하는 문제가 있다. 따라서, 포착 방법 및 상기 방법을 실시하기 위한 장치가 제공된다. 여기서, 수신 확산 시퀀스는 주파수(f)와 상관되며, f는 입력 확산 시퀀스의 주파수이다. 상기 수신 확산 시퀀스는 저장되고 저장된 수신 확산 시퀀스는 오버샘플링 비율(i*f)에 의해 처리된다. 상기 확산 시퀀스는 i 섹션으로 분할되고 상관은 i 단계로 실행된다.

Description

포착 방법 및 상기 방법을 실시하기 위한 장치 {ACQUISITION METHOD AND DEVICE FOR CARRYING OUT SAID METHOD}

기본적인 확산 방법은 직접 시퀀스 방법이다. 여기서, 메시지는 송신 전에 매우 빈번한 의사 랜덤 2진 시퀀스에 의해 변조된다. 수신기는 2진 시퀀스를 알고 있을 때 여기서 생성되는 의사 잡음 신호로부터 메시지를 추출할 수 있다.

상기와 같은 방법은 데이터 통신, 위치 측정, 네비게이션에서 사용된다. 상기 방법에서, 수신기가 다수의 송신기로부터 신호를 수신하고 그리고 나서 신호 식별을 위해 신호의 시간적 상태가 검출되어야만 한다는 문제점이 있다.

상기와 같은 방법의 중요한 사용 영역은 NAVSTAR GPS(NavigationSystem WithTimingAndRanging,GlobalPositioningSystem) 시스템에 따른 특히 실시간 위성 항법이다. 여기서, 다수의 위성은 지상국 또는 제어국에 의해 제어되는 송신 네트워크로서 사용된다. 수신기의 3차원 위치 측정을 위해 수신기의 시야에 적어도 4 개의 위성이 있어야만 한다. 상기 송신기의 메시지는 수신기에서 해독됨으로써, 필요한 계산이 이루어질 수 있다. 수신기가 위성을 식별하고 상기 위성의 정보를 평가할 수 있기 위해, 상기 수신기는 미리 주어진 길이의 주기적인 신호 시퀀스로서 전달되는 송신기만의 코드(골드 코드)를 알아야만 한다. 코드를 찾기 위해 수신기에 위성의 모든 코드가 저장된다. 통상적으로 우선 임의의 위성의 코드가 생성되어 수신 코드와 비교된다. 소정의 위성이 다루어지지 않을 경우-통상적인 경우-, 저장된 코드와의 비교는 일치가 확인될때까지 실행되어야만 한다.

또한 도달하는 각각의 신호의 위상 위치는 공지되어 있지 않기 때문에, 신호는 수신 코드에 의해 경우에 따라 일치가 확인될때까지 이동되어야만 한다. 상기 비교는 동기화가 이루어질 경우, 거의 1이 되는 신호의 상관 함수에 의해 이루어진다. 이러한 탐색 과정동안 가능한 모든 변형을 고려할 경우, 기본적으로 긴 탐색 시간을 감수해야만 한다.

Schroedter, "GPS-Satelliten-Navigation", Franzis-Verlag Muenchen, 1994 에는 포착 시간을 단축시키기 위한 방법이 공지되어 있다. 예컨대 다수의 채널을 갖는 수신기가 사용되며, 상기 수신기는 채널 수에 상응하게 병렬 탐색할 수 있다. 그러나, 이는 비교적 큰 회로 비용을 야기한다.

본 발명은 국부적으로 생성된 다수의 확산 시퀀스가 수신 확산 시퀀스에 대해 위상 이동되는 방식으로, 주파수(f)로 들어오는 m 비트를 갖는 코딩된 확산 시퀀스가 국부적으로 생성된 확산 시퀀스와 상관되는, 포착 방법에 관한 것이다. 또한 상기 방법을 실시하기 위한 장치에 관한 것이다.

도 1은 GPS-네비게이션 시스템을 위한 공지된 수신기의 개략도,

도 2는 도 1에 따른 수신기의 세부도, 및

도 3은 도 2에 따른 회로 장치의 세부도로서 도시된, 가산기 배치의 개략도.

본 발명의 목적은 포착 시간을 감소시키는, 서두에 언급된 방식의 방법 및 장치를 제공하는데 있다.

방법에 관련한 상기 목적은,

수신 확산 시퀀스와 주파수(f)를 갖는 국부적으로 생성된 확산 시퀀스의 상관이 실행되며,

수신 확산 시퀀스가 저장되고 저장된 수신 확산 시퀀스가 오버샘플링 비율(i*f)로 처리되고, 및

상기 저장된 수신 확산 시퀀스가 i 섹션으로 분할되고 상관이 i 단계로 실행됨으로써 달성된다.

장치에 관련한 상기 목적은, 수신 신호 시퀀스의 직렬 픽업을 위해 오버샘플링 비율로 클럭 제어되는 피드백된 시프트 레지스터가 제공되고, 상기 시프트 레지스터의 레지스터 장소는 연속적으로 판독된 다수의 시프트 레지스터 내용을 저장하기 위한 메모리의 입력부에 병렬 접속되며, 상기 메모리의 출력측은 시프트 레지스터에 병렬 접속되고, 기준 신호 시퀀스의 픽업을 위해 부가의 메모리가 제공되며, 그리고 오버샘플링 비율로 메모리 내용과 부가 메모리의 내용을 비교하기 위한 비교기가 제공됨으로써 달성된다.

본 발명의 장점은 송신 동기화 또는 수신 코드와 저장된 코드 간의 일치에 대한 확인이 순차적으로 진행하는 통상적인 동기화에서보다 오버샘플링 비율 만큼 더 빨리 실행될 수 있다는 것이다. 예컨대 32 배의 오버샘플링 비율로 동작될 경우, 동기화 과정은 종래 방법 보다 32 배 더 빨리 이루어진다.

간단하고 신속한 처리를 위해, 수신 확산 시퀀스는 k 사이클 내에 비트별로 k*f의 오버샘플링 비율로 각각 m 비트를 갖는 k 섹션 변형으로 이동되는 것이 바람직하며, 이때 섹션 변형의 최상위 비트는 후속하는 섹션 변형의 최하위 비트의 자리로 이동되며, k 사이클후에 최하위 비트는 수신 확산 시퀀스의 후속하는 비트에 의해 대체되고 이러한 과정은 (m-1) 회 반복되고, 국부적으로 생성된 확산 시퀀스는 각각 n 비트를 갖는 k 섹션으로 분할되고 각각의 섹션들은 한 사이클 내에 앞선 확산 시퀀스의 섹션 변형과 비교되며, 모든 일치가 카운팅되고 카운팅 결과가 저장되며, 그리고 최종적으로 모든 카운팅 결과에 대한 최대 탐색이 실행된다.

이러한 방식으로 신호 시퀀스는 데이터 워드 길이로 분할되며, 상기 데이터 워드 길이는 간단한 방식으로 시프트 레지스터, 메모리등과 같은 통상적인 데이터 처리 모듈에 의해 처리될 수 있다. 이는 또한 수신 신호 시퀀스의 개별 비트의 교환이 FIFO-메모리와 결합한 간단한 단락된 시프트 레지스터를 통해 이루어질 수 있다는 장점을 갖는다.

본 발명은 도면에 도시된 하기 실시예에 의해 더 자세히 기술된다.

도 1에는 예컨대 데이터 통신, 이동 무선 통신 및 위치 측정 및 네비게이션에서 사용될 수 있는, 확산 방법을 실시하기 위한 수신기가 도시된다. 상기 수신기의 구조 및 기능은 하기에서 GPS-위치 측정 시스템 및 네비게이션 시스템에서 사용하는 경우로 설명된다. 왜냐하면, 오퍼레이션이 확산 방법에 사용되는 모든 다른 수신기에 적용되는 오퍼레이션의 전형적인 예이기 때문이다. 여기서, 이는 특정 송신기의 신호 이외에도 모든 다른 유효 송신기의 정보들을 포함하는 수신 신호로부터, 다시 말해 전체 신호의 잡음 레벨로부터 발견된다.

안테나(도시되지 않음)로부터 확산 시퀀스로서 들어오는 전체 신호는 직각 변조되고 직각 변조기에 의해 베이스밴드로 혼합된다. 직각 컴포넌트(Q) 및 동상 컴포넌트(I)는 각각 워드 폭(1 비트)을 갖는 아날로그/디지털 변환기(도시되지 않음)로 양자화된다.

그리고 나서, 신호들은 동일한 구조의 두 분기의 상관기(2 또는 2')로 공급되며, 상기 상관기(2 또는 2')에서 각각 관련 위성의 골드 코드는 전체 신호의 잡음 레벨로부터 발견된다. 상기 상관기(2, 2')의 출력 신호는 전력 측정기(30)로 공급되며, 상기 전력 측정기(30)에서 양 분기로부터 각각 한 유닛(3, 3')에서 값의 제곱이 계산되고 가산기(4)에서 가산된다. 유닛(5)에서 가산된 신호로부터 근이 계산되고 최종적으로 검출된 결과에 대한 안정성을 높이기 위해 어큐뮬레이터(6)에서 신호 강도가 M 번 어큐뮬레이트된다.

골드 코드 제네레이터(8)는 탐색시 문제되는 골드 코드를 상관기(2, 2')에 제공한다.

도 2는 도 1에 따른 상관기(2)의 세부도를 나타낸다. 양 상관기는 구조가 동일하기 때문에, 본 명세서는 상관기(2)만을 설명한다.

m=1023 비트의 길이를 갖는, 칩이라고도 부르는 생성된 각각의 골드 코드는 데이터 메모리(24)에 저장되어 탐색 시간동안 유지된다. 여기서, 상기 골드 코드는 각각 n=32 비트를 갖는 k=32 섹션으로 분할됨으로써, 32 기억 장소에서 각각 32 비트(또는 31 비트)가 저장된다. 입력 신호(I)는 싱글 비트 레지스터(20)를 통해 예컨대 1 MHz의 제 1 주파수(f)로 FIFO-시프트 레지스터(21) 내로 순차적으로 스트로브된다. 상기와 같은 경우 FIFO-시프트 레지스터(21)는 32개의 레지스터 장소를 갖는다. 상기 시프트 레지스터(21)는 i*f, 다시 말해 32 MHz의 오버샘플링 비율로 동작한다.

데이터 메모리(23, 24)는 어드레스 포인터를 가지며, 상기 어드레스 포인터는 제어 장치(32)에 의해 32 개의 비트 워드가 연대순 명령으로 저장되는 방식으로 독입(read-in) 및 독출(read-out)을 제어한다. 상관은 가장 현재의 32 비트 워드에서 시작되어 가장 오래된 32 비트 워드에서 끝난다.

32 비트 워드 내에 각각 가장 현재의, 다시 말해 최후로 독입된 비트는 최저 지점에 위치하고, 그리고 가장 오래된 비트는 최고 지점에 위치한다.

FIFO 시프트 레지스터(21)는 연속적으로 32 비트 워드를 생성하기 위해 사용되며, 상기 32 비트 워드는 최저 지점으로부터 최고 지점으로 1 비트만큼 이동됨으로써 전술된 32 비트 워드와는 구별된다.

상관은 하기와 같이 이루어진다. 즉,

수신 확산 시퀀스 또는 수신 신호(I')의 새로운 비트가 최저 레지스터 지점(20)으로 독입되기 전에, 현재의 32 비트 워드는 최저 지점 방향으로 이동되며, 최상위 비트는 지연 회로로서 사용되는 중간 레지스터(33) 내로 독입된다. 이제, 수신 신호(I')의 비트는 최저 지점 내로 기록되며, 일시 기억 장치에 있는 비트는 무시된다. 그리고 나서, FIFO-시프트 레지스터(21)는 최저 레지스터 지점에서 새로운 수신 비트를 포함하고, 나머지 레지스터 지점에서 더 오래된 32 비트 워드의 31의 최하위 비트를 포함한다. 동시에 합산기(28)는 0으로 리세트된다. 새로운 32 비트 워드는 RAM으로 형성된 데이터 메모리(23)의 어드레스 하에 저장되는데, 상기 어드레스에서 선행하는 32 비트 워드가 판독된다.

데이터 메모리(23)의 남아있는 모든 메모리 지점에 있어서 각각 연속적으로 메모리 내용이 판독되고 XOR-비교기(27)에서 RAM으로 형성된 데이터 메모리의 상응하는 메모리 내용과 비교되며, 상기 비교기(27)는 32 비트 길이의 결과를 전달한다. 다음에 연결된 가산기(29)에서 32 비트 워드의 모든 논리 1값의 합계가 결정된다.

동시에 데이터 메모리(23)로부터 나온 현재의 32 비트 워드는 FIFO(21)로 기록되고 1 비트 만큼 최저 지점으로부터 최고 지점으로 이동된다. 레지스터(33)에 미리 일시 저장된 비트는 현재 FIFO-시프트 레지스터(21)의 최저 지점(20)으로 독입된다. 이러한 방식으로 생성된 새로운 워드는 그것의 이전 어드레스로 데이터 메모리(23)에 저장된다. 그리고 나서, 위에 기술된 바와 같이 재차 데이터 메모리(24)에 저장된 골드 코드와 상응하는 섹션의 비교가 실행된다.

이러한 방식으로 데이터 메모리(23)에 저장된 모든 32 워드가 32 사이클 내에 처리될 경우, 상관 결과는 합산기(28)에 의해 계산된다.

FIFO-시프트 레지스터(21)의 내용은 버스(34)에 대해 평행하게 32 MHz로 데이터 메모리(RAM 24)의 제 1 어드레스 내에 저장된다. 그리고 나서, RAM(24)의 어드레스 포인터는 한 지점만큼 상승되고 FIFO-시프트 레지스터(21)는 32 비트 길이의 데이터 워드에 의해 새롭게 로딩되고 상관 과정은 앞에서부터 시작된다.

RAM(23)과 마찬가지로 각각 32 비트를 갖는 32 개의 기억 장소를 갖는 부가의 데이터 메모리(RAM 24) 내에, 골드 코드 제네레이터(8)(도 1)에 의해 생성된 골드 코드가 저장된다. 수신 칩 열의 미리 주어진 칩 길이(n=32)의 섹션이 RAM(23)에 저장된 것과 동일한 방식으로 부가의 RAM(24) 내에 저장된 골드 코드가 미리 주어진 길이(n=32)의 섹션으로 분할되고 32의 연속 어드레스로 저장된다. 상기 두 RAM(23, 24)의 출력부는 각각 32 비트의 폭을 갖는 병렬 버스(25 또는 26)에 의해 XOR-비교기(25)로 공급되고 거기에서 비트별로 일치에 대해 검사된다. 일치를 지시하는 비트는 비트 아날로그 가산기(27)에서 가산되어 32 사이클동안 어큐뮬레이터(28)에서 가산된다.

도 3에는 도 2에 따른 비트 아날로그 가산기(27)에 대한 특히 신속하게 작동하는 예가 도시된다. 상기 비트 아날로그 가산기(27)는 2 비트 가산기(ADD)의 케스케이드 방식의 상호 접속으로 이루어지며, 각각 두 가산기(ADD)의 출력부는 부가 단계의 후속하는 가산기(ADD)의 입력부에 접속된다. 따라서, 하기예에서 32 비트를 가산하기 위해 제 1 단계에서는 16개의 가산기(ADD)가 요구된다. 제 2 단계는 16개의 가산기(ADD)를 갖는다.

최대 탐색은 예컨대 계산 유닛(31)에서 어큐뮬레이터(6)의 모든 신호에 대한 최대 탐색이 실행될 때 가능하다.

Claims (5)

1. 주파수(f)로 들어오는 m 비트를 갖는 2진 코딩된 확산 시퀀스가 국부적으로 생성된 확산 시퀀스와 상관되며, 상기 국부적으로 생성된 다수의 확산 시퀀스가 수신 확산 시퀀스로 위상 이동되는, 포착 방법에 있어서,

   - 수신 확산 시퀀스와 주파수(f)를 갖는 국부적으로 생성된 확산 시퀀스와의 상관이 실행되며,

   - 수신 확산 시퀀스가 저장되고 저장된 수신 확산 시퀀스는 오버샘플링 비율(i*f)로 처리되고, 및

   - 저장된 수신 확산 시퀀스가 i 섹션으로 분할되고 상관관계가 i 단계로 실행되는 것을 특징으로 하는 방법.
2. 제 1항에 있어서,

   섹션 변형의 최상위 비트가 후속하는 섹션 변형의 최하위 비트의 지점으로 이동되는 방식으로, 상기 수신 확산 시퀀스가 비트별로 k 사이클 내에 오버샘플링 비율(i*f)로 각각 m 비트를 갖는 k 섹션 변형으로 이동되며, k 사이클후에 최하위 비트는 수신 확산 시퀀스의 후속하는 비트로 대체되고 이러한 과정이 (m-1) 번 반복되며,

   - 국부적으로 생성된 확산 시퀀스는 각각 n 비트를 갖는 k 섹션으로 분할되고 각각의 섹션들은 한 사이클 내에 입력된 확산 시퀀스의 섹션 변형과 비교되며,

   - 모든 일치가 카운팅되고 카운팅 결과가 저장되고 및

   - 최종적으로 모든 카운팅 결과에 대한 최대 탐색이 실행되는 것을 특징으로 하는 방법.
3. 제 1항 또는 2항에 있어서,

   미리 주어진 길이의 섹션의 수가 k=32이고 섹션의 칩 길이가 n=32인 것을 특징으로 하는 방법.
4. 제 1항에 따른 방법을 실시하기 위한 장치에 있어서,

   피드백된 시프트 레지스터가 수신 신호 시퀀스의 순차적인 픽업을 위해 존재하며, 상기 시프트 레지스터는 오버샘플링 비율로 클럭 제어되며,

   상기 시프트 레지스터의 레지스터 지점이 연속적으로 판독된 다수의 시프트 레지스터 내용의 병렬 저장을 위해 FIFO-메모리의 입력부에 병렬 접속되며,

   상기 FIFO-메모리의 출력측이 시프트 레지스터로의 평행한 데이터 전송을 위해 시프트 레지스터 지점에 병렬 접속되고,

   부가의 메모리가 기준 신호 시퀀스를 픽업하기 위해 존재하며, 및

   오버샘플링 비율로 상기 FIFO-메모리 내용과 다른 메모리의 내용을 비교하기 위한 비교기가 존재하는 것을 특징으로 하는 장치.
5. 제 4항에 있어서,

   비트별로 비교할 때 일치하는 비트 지점에서 생성된 논리값을 가산하기 위해, 상기 비교기의 출력부에 합산기가 제공되고 및

   상기 합산기가 2 비트 가산기의 케스케이드 방식의 상호 접속으로 이루어지고, 각각 두 가산기의 출력부는 후속하는 가산기의 입력부에 접속되는 것을 특징으로 하는 장치.