CN1295898C - 时隙再生电路 - Google Patents

Abstract

本发明是时隙再生电路。输入信号顺序写入数据RAM；单片机将再生的时隙顺序写入地址RAM；地址RAM按硬件地址(快速)读出数据(新时隙顺序)做为数据RAM的地址；数据RAM按新时隙顺序读出所有时隙内容组成新的E1数字信号。本发明设计合理，结构紧凑，制作简单，价格低廉，软件设计周期短，应用范围广。本发明如同是电脑机器人与木牛流马，两者完成了相同的电路功能但是成本不一样，时隙再生电路使用的都是市场上常见的74系列电路。可广泛应用于通信领域和数字信号的交叉连接，也可以应用于各种数字信号的处理。本发明符合国家标准《2048kdit/s30路脉码调制复用设备技术要求和测试方法》(GB/T 6879-1995)的各项要求。

Description

时隙再生电路

技术领域

本发明涉及一种数字信息的处理电路，尤其涉及一种时隙再生电路。

背景技术

随着PCM30技术的不断发展，多E1接口的PCM已经成为这一领域的发展趋势。目前在国外要实现多E1接口的PCM通常要用100MHZ以上的高速的单片机，直接对RAM进行读写操作，这种高速的单片机不但价格昂贵，而且开发系统和仿真系统要大量的投入资金，开发周期很长，而且要重新学习语言，不利于仿真系统的普及使用。虽然这种方法原理简单，但成本昂贵，对于设计经济实用型的PCM30设备极不适宜，不能充分利用低速的单片机处理高速的数据流，阻碍了这一技术领域的发展。

发明内容

本发明的主要目的在于，提供一种利用低速的单片机处理高速的数据流，价格便宜，容易掌握，有利于仿真系统普及的时隙再生电路。

本发明解决其技术问题所采用的技术方案是：

每个E1数据在125us周期内，有32个时隙，多E1口的PCM30设备需要将多E1中的所有时隙进行重组，再生，然后再生出新的E1数据，这个过程称之为：时隙再生。时隙再生电路的目的是将4路2048Kbit/s中的128个时隙放到一个存储器里，然后按照需要的组合顺序再读出来。

本发明的4路输入数字信号是标准的2.048Mbit/s的标准数字信号，经过时隙再生电路处理，得到4路新的2.048Mbit/s数字信号。标准的2.048Mbit/s数字信号也叫E1信号，是符合中华人民共和国国家标准《2048kdit/s30路脉码调制复用设备技术要求和测试方法》GB/T 6879--1995的要求。

由串入并出移位寄存器和输入数据锁存器相连接构成的输入接口a-d和由输出数据锁存器和并入串出移位寄存器相连接构成的输出接口a-d通过数据存贮器数据总线与数据RAM的一端相连接，数据RAM采用随机存贮器。

第1路E1信号通过输入接口a经串/并变换电路后，将每个时隙的串型8比特变成并行的8比特，就将一个时隙的8比特，作为一个8比特的字节，在时隙结束的时刻经输入数据锁存器74HC374锁存后，写入数据RAM的一个单元中。

第2、3、4路信号与第1路信号同一原理，4路并行的8比特都接在数据RAM的数据总线上，但是4路数据锁存器的输出时间是分开的，因此写入数据RAM时是先写入第1路，再写入第2路，然后是写入第3路，最后是写入第4路。在时隙1的时间里，4路同时进行串/并变换，在时隙1结束的时刻，同时被各自的锁存器锁存，然后在下一个时隙的前半段时间里分4个时间段分别让4路的锁存器输出，并存入数据RAM的4个单元里。

由于4路E1信号的数据速率是高速的，写入数据RAM时的地址变化也必须是高速的，并且与写入的数据同步，所以数据RAM的地址切换开关，要接通到硬件地址发生器，这样，128个时隙里的128个8比特，就被同步地、顺序地、安全地写入数据RAM的128个单元里。

由于数据RAM是按8位字节为存储单元的，首先要将4路串行数据变成并行数据，每个时隙的8bit作为一个字节，由74HC164完成，后面的74HC374是将时隙里的8BIT锁存，分别在4个时间段OE1、OE2、OE3和OE4，写入数据RAM，写入的地址是由硬件产生的顺序地址，所有时序关系由定时逻辑完成。

每125us为一个周期，共进行128次写入操作，将128个时隙的数据分别写在数据RAM的128个单元中，如图4所示。

四路输入信号2MIN1，2MIN2，2MIN3，2MIN4每一个都是在125us内按32个时隙顺序排列的，4路串型的信号是同步同相的，共128个时隙，定义每个时隙的内容和输入顺序为：

第一路：2MIN1：1TS0，1TS1，1TS2......1TS31。

第二路：2MIN2：2TS0。2TS1，2TS2，......2TS31。

第三路：2MIN3：3TS0，3TS1，3TS2，......3TS31。

第四路：2MIN4：4TS0。4TS1，4TS2......。4TS31。

时隙再生电路的目的是将上面的顺序重新组合成新的顺序输出，比如输出新的顺序如下：2MOUT1：1TS0，2TS0，3TS0，4TS0，1TS1，2TS1，3TS1，4TS1，1TS2，2TS2，3TS2，4TS2...。

2MOUT2：1TS8，2TS8，3TS8，4TS8，1TS9，2TS9，3TS9，4TS9，......。

2MOUT3：1TS16，2TS16，3TS16，4TS16，1TS17，2TS17，......。

2MOUT4：1TS25，2TS25，3TS25，4TS25，1TS26......。

时隙0不是语音信号，语音时隙共有120个，所以在128个时隙中有4个时隙0在整个时隙再生过程中没有意义。将来在完成再生后得出的新的4路E1信号的时隙0仍然是时隙0，也必须是固定的帧定位信号。

时隙16传输的是信令信号，在语音时隙重组再生后，其相应的信令也要一一对应的重组再生，但是30路信令在处理上，首先将时隙16的30路信令信号变成和语音相同的数据结构，然后采用同语音时隙的再生完全相同的办法。

数据RAM是按8位字节为存储单元的，4路串行数据变成并行数据后，每个时隙的8bit作为一个字节，74HC374分别在4个时间段OE1，OE2，OE3，OE4，写入数据RAM，写入的地址是由硬件地址发生器产生的顺序地址，所有时序关系由定时逻辑完成，其波形如图3所示。

数据RAM的另一端通过数据存贮器地址总线与地址切换开关a的一端相连接，地址切换开关a采用数据选择器或模拟开关。

该电路的单片机是89C51，IC24是它的EEPROM，IC24是它的片外RAM，时隙重组的方案新顺序由网管上位机以串口通信的方式(RXD，TXD)通信给单片机，并由89C51将方案存在EEPOM里，以备掉电复位后的方案保持不变，单片机RAM则为单片机提供运算操作所需的RAM。

在单片机将方案写入IC26地址RAM时，在片选CS0的控制下，IC27，IC28两个选择器把单片机的地址总线A0-A7送给地址RAM的地址总线，这时的IC26就成了单片机的外部RAM，89C51可以直接对IC26进行写操作，把时隙重组再生的顺序写到IC26的存储单元里。

地址切换开关a的另一端通过单片机数据总线与地址RAM相连接，地址RAM采用随机存储器。

地址RAM通过地址存贮器地址总线与地址切换开关b相连接，地址切换开关b采用数据选择器或模拟开关。

新顺序方案一旦确定并由单片机写入IC26地址RAM中，不是经常变化的，在单片机写IC26这个期间禁止IC26的读操作，但是一旦写完，IC26将长期处于读操作状态，IC27，IC28就将IC26的地址总线切换在硬件地址上，这样IC26里的每个字节数据，都是以快速的硬件地址速度读出。

当数据RAM在执行读出操作时，数据RAM的地址选择器IC21和IC22，则将地址RAM中的内容作为数据RAM的地址，并以快速的速度读出。

地址切换开关b通过单片机地址总线与单片机系统相连接。

单片机系统通过单片机数据总线与地址RAM和地址切换开关a相连接。

硬件地址发生器通过数据总线与地址切换开关a和地址切换开关b相连接，硬件地址发生器采用计数器或分频器。

数据RAM IC3，按新的时隙顺序读出后，是以并行方式，以字节形式读出到总线CD0-CD7，再生的第一路数据在定时信号COK1的上升沿被IC29锁存，然后以2.048M的速率由IC14进行并串变换，变成串行信号2MOUT1输出，同样2，3，4路分别在COK2，COK3，COK4时被锁存，然后经并串变换输出。

时隙再生电路分4个部分：输入信号顺序写入数据RAM；单片机将再生的时隙顺序写入地址RAM；地址RAM按硬件地址(快速)读出数据(新时隙顺序)做为数据RAM的地址；数据RAM按新时隙顺序读出所有时隙内容组成新的E1数字信号。

数据信号通过4路输入接口a-d将串行数据变成并行数据，数据信号通过串入并出移位寄存器进入输入数据锁存器，在时隙结束的时刻经输入数据锁存器锁存后，通过数据存贮器数据总线依照硬件地址发生器提供的地址按顺序写入数据RAM的若干个单元中，硬件地址发生器通过高速硬件地址总线经地址切换开关a对数据RAM提供写入地址。

4路输入信号的比特率是2.048Mbit/s，以8KHZ(125us)为周期，每个周期叫做帧，在一帧中(125us)内分成32个时间等份，每个时间等份叫做时隙，将第一份叫时隙0(一般称作TS0)，第二份叫时隙1(一般称作TS1)，依次排列到第32份叫时隙31(一般称作TS31)。每个时隙中有8个比特，比特之间的速率是2.048Mbit/s。

在时隙0的8个比特是固定的值：10011011，被称做帧定位字，是用来标示出该时隙就是时隙0，后面的就是时隙1。

时隙1用于传输第1路模拟语音的数字信号

时隙2用于传输第2路模拟语音的数字信号

时隙3用于传输第3路模拟语音的数字信号

............

时隙15用于传输第15路模拟语音的数字信号

时隙16用于传输所有30路电话的信令，所谓信令就是指摘机，挂机，振铃等业务动作指示信号。

时隙17用于传输第16路模拟语音的数字信号

...............

时隙31用于传输第30路模拟语音的数字信号

上述的数字信号就被ITU-T国际标准规范地称做E1信号，也被中国的国家标准采纳，国标号是GB/T 6879，并且仍然叫E1信号。

4路E1信号是同步同相的，即4路的时隙0是对齐的，同时的，4路E1的所有时隙都分别是对齐的，4路E1信号中共有4路32个时隙，因此，在125us的时间周期内有128个时隙。

因为时隙0不是语音信号，语音时隙共有120个，所以在128个时隙中有4个时隙0在整个时隙再生过程中没有意义。将来在完成再生后得出的新的4路E1信号的时隙0仍然是也必须是固定的帧定位信号。

时隙16传输的是信令信号，在语音时隙重组再生后，其相应的信令也要一一对应的重组再生，但是30路信令在处理上首先将时隙16的30路信令信号变成和语音相同的数据结构，然后采用同语音时隙的再生完全相同的办法，因此在时隙再生电路中就没有单独介绍信令的处理过程。

在整个时隙再生电路中的第一个过程就是将4路同步同相的E1信号的128个时隙按顺序写入数据RAM中，如图2所示。

第1路E1信号经串/并变换电路后，将每个时隙的串型8比特变成并行的8比特，这样就将一个时隙的8比特，作为一个8比特的字节，在时隙结束的时刻，经数据锁存器74HC374锁存后，写入数据RAM的一个单元中。

第2，3，4路与第1路是相同的电路原理，4路并行的8比特都接在数据RAM的数据总线上，但是4路数据锁存器的输出时间是分开的，因此写入RAM时是先写入第1路，再写入第2路，然后是写入第3路，最后是写入第4路。

在时隙1的时间里，4路同时进行串并变换，在时隙1结束的时刻同时被各自的数据锁存器内锁存，然后在下一个时隙的前半段时间里分4个时间段分别让4路的数据锁存器输出，并存入数据RAM的4个单元里。

由于4路E1信号的数据速率是高速的，写入数据RAM时的地址变化也必须是高速的，并且要与写入的数据同步，所以数据RAM的地址选择器，要接通到硬件地址发生器。这样，128个时隙里的128个8比特，就被同步地，顺序地，安全地写入数据RAM的128个单元里。

从图4的表中可看出表中每1方格的上面是数据RAM的单元地址，下面是该单元存放的时隙里的8位数据。表中1TS1是第一路E1的时隙1，4TS31是第4路E1的时隙31，依次类推。

语音信号是不断地变化的，E1信号不同帧的某个时隙的内容当然就也是变化的，变化的周期是125us，在表中，虽然具体单元存放的时隙是固定的，但因为时隙里的8比特是变化的，因此数据RAM里的数据也是变化的，变化的周期当然也是125us。

单片机系统将再生的时隙内容通过单片机数据总线按顺序写入地址RAM，对输入的E1信号的128个时隙，仅对2个时隙进行调整，将1路E1里的时隙1与第1路E1里的时隙2进行换位置再生成新时隙顺序。

单片机系统将再生重组的时隙顺序作为数据写入地址RAM，这时地址RAM的地址选通开关选为单片机系统的地址总线，这时的地址RAM相当于单片机系统的一个外部存储器，因此，单片机系统可以方便地写入地址RAM。

对于4路输入的E1信号的128个时隙，不做任何调整，即4路新的E1就还是原来输入的4路E1，就通过单片机系统将地址RAM里的00H单元的数据写成00H，将01H单元里的数据写成01H，将02H单元写成02H，将03H单元写成03H，......。

对4路输入的E1信号的128个时隙，只做2个时隙的调整，只将1路E1里的时隙1与第1路E1里的时隙2进行换位置，就通过单片机系统将地址RAM里的00H单元的数据写成00H，将01H单元里的数据写成01H，将02H单元写成03H，将03H单元写成02H，其他的不变。以此类推，达到任意调整交换时隙位置。

地址RAM按硬件地址读出新时隙顺序数据，并作为数据RAM的地址。

地址RAM里的128个单元存放的数据是单片机系统写入的，这个数据不是经常改变的，只有当网管员需要调整网络时才进行，也就是通常1年，甚至几年才可能改变1次，所以地址RAM通常是处于读出操作状态，读出时，地址RAM的地址选择器连在硬件地址上，也就是，地址RAM是按2MHZ，1MHZ，......8KHZ的快速的硬件地址速度读出地址RAM的内容，因此地址RAM的读出数据的速度也是2Mb/s，这个数据是8比特并行输出的，按照时间先后，读出的内容分别是：

1：再生后新的第1路E1数据的时隙1所在数据RAM中的单元地址值。

2：再生后新的第2路E1数据的时隙1所在数据RAM中的单元地址值。

3：再生后新的第3路E1数据的时隙1所在数据RAM中的单元地址值。

4：再生后新的第4路E1数据的时隙1所在数据RAM中的单元地址值。

5：再生后新的第1路E1数据的时隙2所在数据RAM中的单元地址值。

6：再生后新的第2路E1数据的时隙2所在数据RAM中的单元地址值。

7：再生后新的第3路E1数据的时隙2所在数据RAM中的单元地址值。

8：再生后新的第4路E1数据的时隙2所在数据RAM中的单元地址值。

.........。。

128：再生后新的第4路E1数据的时隙31所在数据RAM中的单元地址值。

这些数据在作为数据RAM的地址时，数据RAM执行读操作，数据RAM的地址选择器将连接地址RAM的数据口。

由计数器分频产生128K、64K、32K、16K、8K、2048K、1024K、256K和512K为相互2分频的1∶1方波，作为数据RAM的写入地址。

数据RAM按照地址RAM设定的新时隙顺序数据读出所有新时隙顺序数据，并组成新的E 1数字信号通过输出接口a-d的输出数据锁存器经并入串出移位寄存器将并行数据变成串行数据输出E1数字信号。

数据RAM在每个时隙的前半时间进行写入操作，在后一半时间进行4次读操作，每个时隙读4次。

第1次读出的8比特数被第1路输出电路锁存，并经过并串变换电路成为新的第1路E1信号；

第2次读出的8比特数被第2路输出电路锁存，并经过并串变换电路成为新的第2路E1信号；

第3次读出的8比特数被第3路输出电路锁存，并经过并串变换电路成为新的第3路E1信号；

第4次读出的8比特数被第4路输出电路锁存，并经过并串变换电路成为新的第4路E1信号。

进入下个时隙的后一半，则重复前面的4次读操作。

综上所述，时隙再生电路，用低速的单片机完成高速数据变换的中心思想，就是先由低速的单片机将数据写入一个地址RAM中，然后再将地址RAM的内容作为数据RAM的地址，在高速下读出，从而可靠的完成多路E1口的时隙再生与重组。

本发明是时隙再生电路。设计合理，结构紧凑，制作简单，价格低廉，软件设计周期短，利用低速的单片机处理高速的数据流，价格便宜，容易掌握，有利于普及仿真系统，应用范围广。本发明与国外的通常电路相比，如同是电脑机器人与木牛流马，两者完成了相同的电路功能但是成本不一样，时隙再生电路使用的都是市场上常见的74系列电路。可广泛应用于通信领域和数字信号的交叉连接，也可以应用于各种数字信号的处理。本发明符合中华人民共和国国家标准《(2048kdit/s30路脉码调制复用设备技术要求和测试方法》GB/T 6879--1995的各项要求。

附图说明

以下结合附图和实施例对本发明详细说明。

图1时隙再生电路的示意图

图2时隙再生电路的电路局部示意图

图3高速地址信号方波形图

图4 128个时隙所在数据RAM中的存贮位置图表

图5时隙再生电路的电路局部示意图

图6时隙再生电路的电路局部示意图

图7时隙再生电路的电路局部示意图

1输入接口，2输出接口，3数据RAM，4地址切换开关A，5硬件地址发生器，6单片机系统，7地址切换开关B，8地址RAM，9单片机数据总线，10单片机地址总线，11高速硬件地址总线，12输入数据锁存器，13数据存贮器数据总线，14数据存贮器地址总线，15地址存贮器数据总线，16地址存贮器地址总线，17串入并出移位寄存器，18输出数据锁存器，19并入串出移位寄存器

具体实施方式

实施例1

由串入并出移位寄存器(17)和输入数据锁存器(12)相连接构成的输入接口a-d(1)和由输出数据锁存器(18)和并入串出移位寄存器(19)相连接构成的输出接口a-d(2)通过数据存贮器数据总线(13)与数据RAM(3)的一端相连接，数据RAM(3)采用随机存贮器。

第1路E1信号通过输入接口A(1)经串/并变换电路后，将每个时隙的串型8比特变成并行的8比特，就将一个时隙的8比特，作为一个8比特的字节，在时隙结束的时刻经数据锁存器74HC374锁存后，写入数据RAM(3)的一个单元中。

第2、3、4路信号与第1路信号同一原理，4路并行的8比特都接在数据RAM的数据总线上，但是4路数据锁存器的输出时间是分开的，因此写入数据RAM(3)时是先写入第1路，再写入第2路，然后是写入第3路，最后是写入第4路。在时隙1的时间里，4路同时进行串/并变换，在时隙1结束的时刻，同时被各自的锁存器锁存，然后在下一个时隙的前半段时间里分4个时间段分别让4路的锁存器输出，并存入数据RAM(3)的4个单元里。

由于4路E1信号的数据速率是高速的，写入数据RAM(3)时的地址变化也必须是高速的，并且与写入的数据同步，所以数据RAM的地址切换开关(4)，要接通到硬件地址发生器(5)，这样，128个时隙里的128个8比特，就被同步地、顺序地、安全地写入数据RAM(3)的128个单元里。

由于数据RAM(3)是按8位字节为存储单元的，首先要将4路串行数据变成并行数据，每个时隙的8bit作为一个字节，由74HC164完成，后面的74HC374是将时隙里的8BIT锁存，分别在4个时间段OE1、OE2、OE3和OE4，写入数据RAM，写入的地址是由硬件产生的顺序地址，所有时序关系由定时逻辑完成。

每125us为一个周期，共进行128次写入操作，将128个时隙的数据分别写在数据RAM(3)的128个单元中，如图4所示。

四路输入信号2MIN1，2MIN2，2MIN3，2MIN4每一个都是在125us内按32个时隙顺序排列的，4路串行的信号是同步同相的，共128个时隙，定义每个时隙的内容和输入顺序为：

第一路：2MIN1：1TS0，1TS1，1TS2......1TS31。

第二路：2MIN2：2TS0。2TS1，2TS2，......2TS31。

第三路：2MIN3：3TS0，3TS1，3TS2，......3TS31。

第四路：2MIN4：4TS0。4TS1，4TS2......。4TS31。

时隙再生电路的目的是将上面的顺序重新组合成新的顺序输出，比如输出新的顺序如下：

2MOUT1：1TS0，2TS0，3TS0，4TS0，1TS1，2TS1，3TS1，4TS1，1TS2，2TS2，3TS2，4TS2...。

2MOUT2：1TS8，2TS8，3TS8，4TS8，1TS9，2TS9，3TS9，4TS9，......。

2MOUT3：1TS16，2TS16，3TS16，4TS16，1TS17，2TS17，......。

2MOUT4：1TS25，2TS25，3TS25，4TS25，1TS26......。

时隙0不是语音信号，语音时隙共有120个，所以在128个时隙中有4个时隙0在整个时隙再生过程中没有意义。将来在完成再生后得出的新的4路E1信号的时隙0仍然是时隙0，也必须是固定的帧定位信号。

时隙16传输的是信令信号，在语音时隙重组再生后，其相应的信令也要一一对应的重组再生，但是30路信令在处理上，首先将时隙16的30路信令信号变成和语音相同的数据结构，然后采用同语音时隙的再生完全相同的办法。

数据RAM(3)是按8位字节为存储单元的，4路串行数据变成并行数据后，每个时隙的8bit作为一个字节，74HC374分别在4个时间段OE1，OE2，OE3，OE4，写入数据RAM(3)，写入的地址是由硬件地址发生器(5)产生的顺序地址，所有时序关系由定时逻辑完成，如图1、图2、图3所示。

实施例2

数据RAM(3)的另一端通过数据存贮器地址总线(14)与地址切换开关a(4)的一端相连接，地址切换开关a(4)采用数据选择器或模拟开关。

该电路的单片机是89C51，IC24是它的EEPROM，IC24是它的片外RAM，时隙重组的方案新顺序由网管上位机以串口通信的方式(RXD，TXD)通信给单片机，并由89C51将方案存在EEPOM里，以备掉电复位后的方案保持不变，单片机RAM则为单片机提供运算操作所需的RAM。

在单片机将方案写入IC26地址RAM时，在片选CS0的控制下，IC27，IC28两个选择器把单片机的地址总线A0-A7送给地址RAM的地址总线，这时的IC26就成了单片机的外部RAM，89C51可以直接对IC26进行写操作，把时隙重组再生的顺序写到IC26的存储单元里，如图1、图2、图5所示。

实施例3

地址切换开关a(4)的另一端通过单片机数据总线(9)与地址RAM(8)相连接，地址RAM(8)采用随机存储器，如图1、图6所示。

实施例4

地址RAM(8)通过地址存贮器地址总线(16)与地址切换开关b(7)相连接，地址切换开关b(7)采用数据选择器。

新顺序方案一旦确定并由单片机写入IC26地址RAM中，不是经常变化的，在单片机写IC26这个期间禁止IC26的读操作，但是一旦写完，IC26将长期处于读操作状态，IC27，IC28就将IC26的地址总线切换在硬件地址上，这样IC26里的每个字节数据，都是以快速的硬件地址速度读出。

当数据RAM在执行读出操作时，数据RAM的地址选择器IC21和IC22，则将地址RAM中的内容作为数据RAM的地址，并以快速的速度读出，如图1、图6、图7所示。

实施例5

地址RAM(8)通过地址存贮器地址总线(16)与地址切换开关b(7)相连接，地址切换开关b(7)采用模拟开关。

新顺序方案一旦确定并由单片机写入IC26地址RAM中，不是经常变化的，在单片机写IC26这个期间禁止IC26的读操作，但是一旦写完，IC26将长期处于读操作状态，IC27，IC28就将IC26的地址总线切换在硬件地址上，这样IC26里的每个字节数据，都是以快速的硬件地址速度读出。

当数据RAM在执行读出操作时，数据RAM的地址选择器IC21和IC22，则将地址RAM中的内容作为数据RAM的地址，并以快速的速度读出，如图1、图6、图7所示。

实施例6

地址切换开关b(7)通过单片机地址总线(10)与单片机系统(6)相连接。单片机系统(6)通过单片机数据总线(9)与地址RAM(8)和地址切换开关a(4)相连接，如图1、图6、图7所示。

实施例7

硬件地址发生器(5)通过数据总线(11)与地址切换开关a(4)和地址切换开关b(7)相连接，硬件地址发生器(5)采用计数器。

数据RAM IC3，按新的时隙顺序读出后，是以并行方式，以字节形式读出到总线CD0-CD7，再生的第一路数据在定时信号COK1的上升沿被IC29锁存，然后以2.048M的速率由IC14进行并串变换，变成串行信号2MOUT1输出，同样2，3，4路分别在COK2，COK3，COK4时被锁存，然后经并串变换输出，如图1、图6、图7所示。

实施例8

硬件地址发生器(5)通过数据总线(11)与地址切换开关a(4)和地址切换开关b(7)相连接，硬件地址发生器(5)采用分频器。

数据RAM IC3，按新的时隙顺序读出后，是以并行方式，以字节形式读出到总线CD0-CD7，再生的第一路数据在定时信号COK1的上升沿被IC29锁存，然后以2.048M的速率由IC14进行并串变换，变成串行信号2MOUT1输出，同样2，3，4路分别在COK2，COK3，COK4时被锁存，然后经并串变换输出，如图1、图6、图7所示。

实施例9

数据信号通过4路输入接口a-d(1)将串行数据变成并行数据，数据信号通过串入并出移位寄存器(17)进入输入数据锁存器(12)，在时隙结束的时刻经输入数据锁存器(12)锁存后，通过数据存贮器数据总线(13)依照硬件地址发生器(5)提供的地址按顺序写入数据RAM(3)的若干个单元中，硬件地址发生器(5)通过高速硬件地址总线(11)经地址切换开关a(4)对数据RAM(3)提供写入地址。

4路输入信号的比特率是2.048Mbit/s，以8KHZ(125us)为周期，每个周期叫做帧，在一帧中(125us)内分成32个时间等份，每个时间等份叫做时隙，将第一份叫时隙0(一般称作TS0)，第二份叫时隙1(一般称作TS1)，依次排列到第32份叫时隙31(一般称作TS31)。每个时隙中有8个比特，比特之间的速率是2.048Mbit/s。

在时隙0的8个比特是固定的值：10011011，被称做帧定位字，是用来标示出该时隙就是时隙0，后面的就是时隙1。

时隙1用于传输第1路模拟语音的数字信号

时隙2用于传输第2路模拟语音的数字信号

时隙3用于传输第3路模拟语音的数字信号

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时隙15用于传输第15路模拟语音的数字信号

时隙16用于传输所有30路电话的信令，所谓信令就是指摘机，挂机，振铃等业务动作指示信号。

时隙17用于传输第16路模拟语音的数字信号

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时隙31用于传输第30路模拟语音的数字信号

上述的数字信号就被ITU-T国际标准规范地称做E1信号，也被中国的国家标准采纳，国标号是GB/T 6879，并且仍然叫E1信号。

4路E1信号是同步同相的，即4路的时隙0是对齐的，同时的，4路E1的所有时隙都分别是对齐的，4路E1信号中共有4路32个时隙，因此，在125us的时间周期内有128个时隙。

因为时隙0不是语音信号，语音时隙共有120个，所以在128个时隙中有4个时隙0在整个时隙再生过程中没有意义。将来在完成再生后得出的新的4路E1信号的时隙0仍然是也必须是固定的帧定位信号。

时隙16传输的是信令信号，在语音时隙重组再生后，其相应的信令也要一一对应的重组再生，但是30路信令在处理上首先将时隙16的30路信令信号变成和语音相同的数据结构，然后采用同语音时隙的再生完全相同的办法，因此在时隙再生电路中就没有单独介绍信令的处理过程。

在整个时隙再生电路中的第一个过程就是将4路同步同相的E1信号的128个时隙按顺序写入数据RAM中，如图2所示。

第1路E1信号经串/并变换电路后，将每个时隙的串行8比特变成并行的8比特，这样就将一个时隙的8比特，作为一个8比特的字节，在时隙结束的时刻，经数据锁存器74HC374锁存后，写入数据RAM的一个单元中。

第2，3，4路与第1路是相同的电路原理，4路并行的8比特都接在数据RAM的数据总线上，但是4路数据锁存器的输出时间是分开的，因此写入RAM时是先写入第1路，再写入第2路，然后是写入第3路，最后是写入第4路。在时隙1的时间里，4路同时进行串并变换，在时隙1结束的时刻同时被各自的数据锁存器内锁存，然后在下一个时隙的前半段时间里分4个时间段分别让4路的数据锁存器输出，并存入数据RAM的4个单元里。

由于4路E1信号的数据速率是高速的，写入数据RAM时的地址变化也必须是高速的，并且要与写入的数据同步，所以数据RAM的地址选择器(10)，要接通到硬件地址发生器(11)。这样，128个时隙里的128个8比特，就被同步地，顺序地，安全地写入数据RAM的128个单元里。

从图4的表中可看出表中每1方格的上面是数据RAM的单元地址，下面是该单元存放的时隙里的8位数据。表中1TS1是第一路E1的时隙1，4TS31是第4路E1的时隙31，依次类推。

语音信号是不断地变化的，E1信号不同帧的某个时隙的内容当然就也是变化的，变化的周期是125us，在表中，虽然具体单元存放的时隙是固定的，但因为时隙里的8比特是变化的，因此数据RAM里的数据也是变化的，变化的周期当然也是125us，如图1、图2、图3、图4所示。

实施例10

单片机系统(6)将再生的时隙内容通过单片机数据总线(9)按顺序写入地址RAM(8)，对输入的E1信号的128个时隙，仅对2个时隙进行调整，将1路E1里的时隙1与第1路E1里的时隙2进行换位置再生成新时隙顺序。

单片机系统(6)将再生重组的时隙顺序作为数据写入地址RAM(8)，这时地址RAM的地址选通开关(7)选为单片机系统的地址总线，这时的地址RAM(8)相当于单片机系统(6)的一个外部存储器，因此，单片机系统(6)可以方便地写入地址RAM(8)。

对于4路输入的E1信号的128个时隙，不做任何调整，即4路新的E1就还是原来输入的4路E1，就通过单片机系统(6)将地址RAM(8)里的00H单元的数据写成00H，将01H单元里的数据写成01H，将02H单元写成02H，将03H单元写成03H，......。

对4路输入的E1信号的128个时隙，只做2个时隙的调整，只将1路E1里的时隙1与第1路E1里的时隙2进行换位置，就通过单片机系统(6)将地址RAM(8)里的00H单元的数据写成00H，将01H单元里的数据写成01H，将02H单元写成03H，将03H单元写成02H，其他的不变。以此类推，达到任意调整交换时隙位置，如图1、图5所示。

实施例11

地址RAM(8)按硬件地址读出新时隙顺序数据，并作为数据RAM的地址。地址RAM(8)里的128个单元存放的数据是单片机系统(6)写入的，这个数据不是经常改变的，只有当网管员需要调整网络时才进行，也就是通常1年，甚至几年才可能改变1次，所以地址RAM(8)通常是处于读出操作状态，读出时，地址RAM(8)的地址选择器(7)连在硬件地址(5)上，也就是，地址RAM是按2MHZ，1MHZ，......8KHZ的快速的硬件地址速度读出地址RAM(8)的内容，因此地址RAM(8)的读出数据的速度也是2Mb/s，这个数据是8比特并行输出的，按照时间先后，读出的内容分别是：

1：再生后新的第1路E1数据的时隙1所在数据RAM中的单元地址值。

2：再生后新的第2路E1数据的时隙1所在数据RAM中的单元地址值。

3：再生后新的第3路E1数据的时隙1所在数据RAM中的单元地址值。

4：再生后新的第4路E1数据的时隙1所在数据RAM中的单元地址值。

5：再生后新的第1路E1数据的时隙2所在数据RAM中的单元地址值。

6：再生后新的第2路E1数据的时隙2所在数据RAM中的单元地址值。

7：再生后新的第3路E1数据的时隙2所在数据RAM中的单元地址值。

8：再生后新的第4路E1数据的时隙2所在数据RAM中的单元地址值。

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128：再生后新的第4路E1数据的时隙31所在数据RAM中的单元地址值。

这些数据在作为数据RAM(3)的地址时，数据RAM(3)执行读操作，数据RAM(3)的地址选择器(4)将连接地址RAM(8)的数据口。

由计数器分频产生128K、64K、32K、16K、8K、2048K、1024K、256K和512K为相互2分频的1∶1方波，作为数据RAM的写入地址，如图1、图5、图6所示。

实施例12

数据RAM(3)按照地址RAM(8)设定的新时隙顺序数据读出所有新时隙顺序数据，并组成新的E 1数字信号通过输出接口a-d(2)的输出数据锁存器(18)经并入串出移位寄存器(19)将并行数据变成串行数据输出E1数字信号。

数据RAM(3)在每个时隙的前半时间进行写入操作，在后一半时间进行4次读操作，每个时隙读4次。

第1次读出的8比特数被第1路输出电路锁存，并经过并串变换电路(5)成为新的第1路E1信号；

第2次读出的8比特数被第2路输出电路锁存，并经过并串变换电路(6)成为新的第2路E1信号；

第3次读出的8比特数被第3路输出电路锁存，并经过并串变换电路(7)成为新的第3路E1信号；

第4次读出的8比特数被第4路输出电路锁存，并经过并串变换电路(8)成为新的第4路E1信号。

进入下个时隙的后一半，则重复上面的4次读操作，如图1、图5、图6、图7所示。

Claims (2)

1、一种时隙再生电路，其特征是由串入并出移位寄存器(17)和输入数据锁存器(12)相连接构成的输入接口a-d(1)和由输出数据锁存器(18)和并入串出移位寄存器(19)相连接构成的输出接口a-d(2)通过数据存贮器数据总线(13)与数据RAM(3)的一端相连接，数据RAM(3)采用随机存贮器；数据RAM(3)的另一端通过数据存贮器地址总线(14)与地址切换开关a(4)的一端相连接，地址切换开关a(4)采用数据选择器或模拟开关；地址切换开关a(4)的另一端通过单片机数据总线(9)与地址RAM(8)相连接，地址RAM(8)采用随机存贮器；地址RAM(8)通过地址存贮器地址总线(16)与地址切换开关b(7)相连接，地址切换开关b(7)采用数据选择器或模拟开关；地址切换开关b(7)通过单片机地址总线(10)与单片机系统(6)相连接；单片机系统(6)通过单片机数据总线(9)与地址RAM(8)和地址切换开关a(4)相连接；硬件地址发生器(5)通过数据总线(11)与地址切换开关a(4)和地址切换开关b(7)相连接，硬件地址发生器(5)采用计数器或分频器。

2、根据权利要求1所述的时隙再生电路，其特征在于所述的数据信号通过4路输入接口a-d(1)将串行数据变成并行数据，数据信号通过串入并出移位寄存器(17)进入输入数据锁存器(12)，在时隙结束的时刻经输入数据锁存器(12)锁存后，通过数据存贮器数据总线(13)依照硬件地址发生器(5)提供的地址按顺序写入数据RAM(3)的若干个单元中，硬件地址发生器(5)通过高速硬件地址总线(11)经地址切换开关a(4)对数据RAM(3)提供写入地址；单片机系统(6)将再生的时隙内容通过单片机数据总线(9)按顺序写入地址RAM(8)；地址RAM(8)按硬件地址读出新时隙顺序数据，并作为数据RAM的地址；数据RAM(3)按照地址RAM(8)设定的新时隙顺序数据读出所有新时隙顺序数据，并组成新的E1数字信号通过输出接口a-d(2)的输出数据锁存器(18)经并入串出移位寄存器(19)将并行数据变成串行数据输出E1数字信号。

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