CN1280707C - 一种除法器 - Google Patents
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Abstract
本发明提出了一种采用移位运算和减法运算的除法器，包括减法器、移位器1、比较器、移位器2、移位加法器，计数器和复选器；除数经过所述移位器1移位后与被除数一起输入所述减法器，所述减法器的输出连接到所述比较器和所述计数器，所述比较器与所述移位加法器和所述移位器2相连，所述移位加法器与所述移位器的输出送至所述复选器，所述计数器控制所述复选器的输出是否返回所述减法器。本发明通过把除法运算化成移位运算和减法运算，使得采用硬件电路来实现很容易，所用器件门数较少，运算时间短，与现有技术相比，运算效率得到了提高，有较好的效果。另外，本发明适用于任何位数的除法运算。
Description
技术领域
本发明涉及通讯、电子领域的数字信号处理电路，具体地说，涉及一种除法器的实现。
背景技术
在数字信号处理中，经常会涉及到除法运算，如归一化最小均方差的计算。但是在现有的芯片中并没有实现除法功能的芯片，在高级硬件描述语言中也没有可综合的除法语句，如新思(SYNOPSY)公司提供的设计软件包。专利号为95107302的中国专利“除法快速运算方法与装置”提供了一种无需硬件的二位元除法运算方法与装置，该方法与装置采用二进制的位移及加法的技巧以减化除法的运算过程，但它是以微处理器为运算平台，由指令实现的除法运算；专利号为89106625的中国专利“冗余高速阵列除法器”采用了二级运算构成的冗余码与二进制混合使用的冗余码加法单元组成除法阵列，并采用二选一的选择器构成将冗余码的商直接转换成二进制形式的阵列转换电路，其电路结构较复杂。专利号为5485414的美国专利Divider circuit which calculates an integralquotient of an integral divisor，其电路中包括有乘法运算单元，电路结构较复杂。
在塞灵思(XILINX)公司的FPGA开发工具FOUNDATION中提供了实现除法的IP内核，但只给出外部接口定义，未描述内部结构，在使用该IP内核时会出现以下几个缺点：1)由于该内核以黑匣的形式给出，只有端口定义，内部结构不详，因此不便移植，且只能用于XILINX公司的FPGA上；2)资源消耗大，如果实现一个32位除以16位的除法器，电路门数需要约26000门，用XILINX公司的XCV50E，还不能放下两个这样的除法器；3)实现时间长，以32位除以16位的除法器为例，完成一次运算需要26个时钟周期。
发明内容
针对上述问题，本发明提出了一种除法器，以解决现有技术中除法器较难移植、实现较复杂、硬件资源占用大、运算时间长的缺点。
本发明所述的除法器，包括：
减法器、移位器1、比较器、移位器2、移位加法器，计数器和复选器；除数经过所述移位器1移位后与被除数一起输入所述减法器，所述减法器的输出连接到所述比较器和所述计数器，所述比较器与所述移位加法器和所述移位器2相连，所述移位加法器与所述移位器2的输出送至所述复选器，所述计数器用于计算减法运算的次数，所述复选器用于根据所述计数器的结果来选择其输出是运算结果或者是将其输出返回所述减法器。
本发明所述除法器把除法运算化成移位运算和减法运算，便于硬件电路的实现，所用器件门数较少，运算时间短，与现有技术相比，运算效率得到了提高，取得了较好的效果。另外，本发明还适用于任何位数的除法运算。
本发明所述除法器与塞灵思公司的开发工具FOUNDATION3.1中提供的IP内核所产生的库相比较，其结果如表1所示。对于同样是32位除以16位的除法运算，本发明所消耗的硬件资源只有IP内核产生的库的1/10，所需要的运算时间是它的65％。
表1
| IP内核 | 本发明 | |
| 电路门数 | 26,000 | 2,700 |
| 运算时间 | 26个时钟 | 16个时钟 |
附图说明
图1是本发明所述除法器的结构示意图。
图2是本发明的工作原理示意图。
图3是本发明所述除法器的波形图。
具体实施方式
下面结合附图对技术方案的实施作进一步的详细描述。
在图1所示的结构图中，本发明的组成包括移位器1、减法器、比较器、移位加法器、移位器、计数器和复选器。除数经过移位器1移位后进入减法器作为减数，被除数作为被减数输入至减法器，将相减后的差输入到比较器中，根据比较结果，差值经过移位加法器或者是被除数经过移位器2后进入复选器中，同时计数器开始计数，根据计数器的复选器结果选择其输出是最后的商或是作为被减数返回至减法器的输入端。
图2给出了本发明所述除法器的工作原理。本发明的核心在于将除法变换为移位和减法运算。除法可以看作是乘法的逆过程，乘法可以采用移位相加的形式实现，那么除法相应的可以用移位相减来实现。但是由于除法有其本身的特性，必须在移位时考虑约束条件。如果被除数是M位，除数是N位，其中M＞N，那么首先需将除数左移(M-N)位作为减数，被除数直接作为被减数，相减得到差alu，输入比较器中与0进行比较，若alu大于等于0，则将alu左移1位后再加1作为新的被减数；若alu小于0，则将本次运算的被减数左移1位后作为新的被减数，再返回减法器进行运算，同时计数器计数；如此循环，当计数器的结果为N时，则将被减数的低(M-N)位输出，即得到商。可以看出，本发明经过N个时钟周期就可得出除法运算的结果。
根据本发明，在FPGA上实现一个32位除以16位的除法器，并进行仿真，所得结果如图3所示。在本实施例中，M＝32，N＝16。选定被除数dividend是DEF456(十六进制)，即1101 1110 1111 0100 0101 0110(二进制)；除数divisor是457，即0100 0101 0111。除法器的具体运算过程是这样的：当rst复位信号升高后，启动信号start跳起后至少保持一个时钟脉冲宽度的高电平，同时读入被除数dividend和除数divisor的值，当start信号降低后运算开始。在第一个时钟周期内计算被除数dividend与除数divisor左移15位后的值的差，得到11111110 1011 0011 0111 0100 0101 0110，即FEB37456(十六进制)，这是个小于0的数，因此在下一个时钟周期内将被除数dividend左移一位后，再减去除数divisor左移15位后的值，得到1111 1111 0101 0010 0110 1000 1010 1100，即FF9268AC(十六进制)，仍是小于0的数，因此在第3个时钟周期内还是将被除数dividend左移一位后再减去除数divisor左移15位后的值，得到0001 0101 00000101 0001 0101 1000，即1505158，结果大于0，将此结果左移一位后加1，再赋给被除数dividend，以后每个时钟周期都重复这个过程：减法、比较结果是否大于0、被除数dividend取新值的过程，重复16个时钟周期后，被除数dividend的低16位即为商，在本实施例中，所得商quot为335F，即0011 0011 0101，余数rem为30D，即0011 0000 1101。此结果与用计算器计算所得结果相同。
同理，对于M和N取其他值的情况，都可以采用上述除法器来实现。
Claims (1)
1、一种除法器，包括：减法器、移位器1、比较器、移位器2、移位加法器，计数器和复选器；除数经过所述移位器1移位后与被除数一起输入所述减法器，所述减法器的输出连接到所述比较器和所述计数器，所述比较器与所述移位加法器和所述移位器2相连，所述移位加法器与所述移位器2的输出送至所述复选器，所述计数器用于计算减法运算的次数，所述复选器用于根据所述计数器的结果来选择是直接输出运算结果或者是返回所述减法器。
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