CN1271870A - 用于电子束曝光的掩模及制造方法和半导体器件制造方法 - Google Patents

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Abstract

一种制造掩模的方法,其步骤为:制造与被曝光的晶片材料相同的掩模材料,计算用于掩模写入的邻近效应校正剂量。然后,按具有掩模写入时邻近效应校正剂量两倍的校正剂量的图形,用与晶片写入时的加速电压相同的加速电压,对掩模材料的抗蚀剂膜曝光。接着,显影抗蚀剂膜,形成抗蚀剂膜图形,利用该抗蚀剂膜图形作为掩模腐蚀掩模材料,制备掩模。此后,利用该掩模,对晶片上的抗蚀剂膜进行EB曝光而不进行邻近效应校正。

Description

用于电子束曝光的掩模及制造 方法和半导体器件制造方法
本发明涉及在对半导体晶片上进行电子束曝光(EB曝光)的技术中用于电子束曝光且其中邻近效应校正方法被改进的掩模、制造该掩模的方法和利用该掩模制造半导体器件的方法，特别涉及用于一种用于电子束曝光的掩模，该掩模优选地用作投影曝光装置的模版(stencil)掩模，其上形成有相应于一个芯片的整个或部分图形，以及制造该掩模的方法和利用该掩模制造半导体器件的方法。
图1是展示EB投影曝光装置的电子光学元件的图。在该EB投影曝光装置中，彼此平行地设置具有形成在电子束透过部位上的开口的模版掩模21、投影透镜22、限制孔23和物镜24，以便它们的中心轴相互匹配，在物镜24之下设置晶片25。
在晶片25的表面上，形成抗蚀剂膜26，透过模版掩模21中开口的电子束由投影透镜22进行会聚、用限制孔23使其变细和用物镜24使其变得更为集中，然后照射到该抗蚀剂膜26上。在模版掩模21中，形成相应于一个芯片的图形或一部分图形，和通过在模版掩模21上扫描电子束，将相应于一个芯片的图形写在晶片25的抗蚀剂膜26上。
这样，在EB曝光技术中，利用电子束、显影和腐蚀，将图形写在形成于掩模材料上的抗蚀剂膜上，形成用于电子束曝光的掩模(掩模写入)，并且利用进行电子束曝光的该掩模，使电子束曝光，将掩模图形转印在晶片的抗蚀剂膜上(晶片写入)。在这些情况下存在下列问题，即因所谓的邻近效应(proximity effect)，图形线宽与设计宽度偏离，因此，用校正了因邻近效应引起的尺寸改变的图形来进行掩模写入和晶片写入。
亦即，邻近效应是由图形密度不均匀引起的尺寸改变，它是这样的一种现象，其中，作为要形成于晶片上的靶的图形具有以固定间隔对齐的固定宽度的线，如果使用负型抗蚀剂，那么在图形两侧的线宽变得小于在图形中心部分的正常部位上的宽度。在透过抗蚀剂膜并进入Si衬底内的电子束因反向散射而重新射入抗蚀剂膜上时，发生这种因邻近效应引起的尺寸改变。因此，将抗蚀剂膜和Si衬底部分切割成网格状，用计算机计算各网格因电子束照射而存留在抗蚀剂膜中的能量，用曝光强度分布(EID)函数来模拟因邻近效应产生的能量分布，并且，如图2中所示，利用该EID函数，按照距图形端部的距离确定用于晶片写入的邻近效应校正曝光剂量，和利用该量作为掩模偏置量，确定用于电子束曝光的掩模图形尺寸。通过在线宽变窄处的图形端部增加曝光剂量，掩模偏置量补偿因邻近效应而减小的线宽量，由此估计在图形末端部分抗蚀剂尺寸的减小量，并将该估计量加入设计的宽度中作为校正偏置量。
此外，图3中表示因向前散射直接从外部进入抗蚀剂膜中的电子和在Si衬底内的散射之后反向散射重新进入抗蚀剂膜中的电子引起的能量累积量的分布，和用下列公式1表示的曝光强度分布(EID)函数表示该能量累积分布。
f(r)＝k{exp(-r2/βf2)+η(βf2/βb2)exp(-r2/βb2)}...(1)
在上式中，r是距照射点的距离，βf是如图3所示的因向前散射引起的淀积能量分布的范围，βb是因反向散射引起的淀积能量分布的半宽度，η被称为反射系数，该系数是根据衬底材料确定的常数。
这样，为了校正因邻近效应引起的尺寸改变，在现有技术中，通过利用EID函数和网格的数字运算确定掩模偏置(掩模图形校正剂量)，并用其中考虑了该掩模偏置的掩模用电子束在晶片上曝光。同样，当制造用于电子束曝光的掩模时，为了校正因电子束引起的邻近效应，进行数字运算，并根据获得的校正曝光剂量，使电子束在掩模材料上的抗蚀剂膜上曝光，从而制备掩模。因此，在现有技术中，当制备掩模和晶片写入时，需要进行两次运算来校正邻近效应。
可是，由于对每一个分割的网格进行校正运算，因而需要复杂的计算处理，所以校正精度低。为了增加校正精度，可使网格尺寸更小，但是，如果这样，那么计算所需要的时间明显变长，处理需要相当长的时间，计算能力降低。
因此，为了省略对各晶片邻近效应校正曝光处理的目的，提出了一种邻近效应校正方法，并以高计算能力形成高密度图形(日本专利申请未决公开特开平10-90878)。在这种邻近效应校正方法中，制备涂有抗蚀剂的掩模衬底，利用EB曝光写入将掩模图形写入衬底的抗蚀剂膜上，并通过使用分别制备的邻近效应校正掩模，进行图形转印掩模的校正曝光。此时，确定校正掩模的图形和曝光剂量，以便在用EB曝光后述晶片时将发生的邻近效应，附加地校正形成于掩模上的图形(过校正)，然后显影和腐蚀由此获得已校正其邻近效应的构图的转印掩模，并利用该掩模，借助一次转印和曝光，使EB在晶片上曝光。由此，在现有技术中对晶片的曝光需要包括对各晶片的校正曝光的两次曝光，但是，在制造掩模期间进行校正曝光，从而制备已校正其邻近效应的掩模，和通过省略对晶片曝光的校正曝光处理，可以用一次曝光处理完成晶片写入以提高生产量。
但是，还是在该现有技术中，与前一种现有技术的情况一样，需要对因掩模写入时电子束引起的邻近效应进行校正，以及对因晶片写入时电子束引起的邻近效应进行校正，并因此要进行相对多次的计算进行校正处理，并且仍然还有计算精度低的缺点。
本发明的目的在于提供一种可提高计算精度的用于电子束曝光的掩模、和制造所述掩模的方法以及使用该掩模制造半导体器件的方法。
按照本发明的电子束曝光的掩模由与要曝光的晶片的材料相同的材料制备，并且该掩模具有写入图形，该图形附带有相当于掩模写入时邻近效应校正剂量两倍的校正剂量。借助利用电子束的构图，按与晶片写入中的加速电压相同的加速电压形成该写入图形。
用于电子束曝光的该掩模例如是具有透过电子束的开口的模版掩模，或是具有非常薄的膜的薄膜(membrane)型掩模。此外，为在投影曝光装置中使用，在该掩模中，形成例如相应于一个芯片的整个图形或一部分图形。
按照本发明的用于电子束曝光的掩模的制造方法包括下列步骤：计算掩模写入时的邻近效应校正剂量；按与晶片曝光中的加速电压相同的加速电压，用具有相当于掩模写入中邻近效应校正剂量两倍的校正剂量的图形对形成于掩模材料表面上的抗蚀剂膜进行曝光，其中所述掩模材料与将要曝光的晶片材料相同；使抗蚀剂膜显影，形成抗蚀剂膜图形；和利用抗蚀剂膜图形作为掩模腐蚀掩模材料形成掩模。
在用于电子束曝光的掩模的该制造方法中，例如，掩模材料是其中有在硅衬底上的二氧化硅膜上形成硅膜的SOI(绝缘体上的硅)粘接衬底，在硅膜上形成抗蚀剂膜图形，利用该抗蚀剂膜图形作为掩模腐蚀硅膜。使用所谓硬掩模作为掩模，在该硬模中利用抗蚀剂膜腐蚀形成于硅膜上的二氧化硅膜。此外，在腐蚀硅膜之后，最好进行处理，腐蚀和去除与硅衬底上硅膜的构图部分匹配的区域，露出二氧化硅膜。
按照本发明的半导体器件的制造方法，包括下列步骤：计算掩模写入时的邻近效应校正剂量；利用具有相当于掩模写入时邻近效应校正剂量两倍的校正剂量的图形，按与晶片写入中的加速电压相同的加速电压，对形成于与将要曝光的晶片材料相同的掩模材料上的抗蚀剂膜曝光；使抗蚀剂膜显影，形成抗蚀剂膜图形；利用抗蚀剂膜图形作为掩模腐蚀掩模材料形成掩模；和用所述掩模按与掩模写入中的加速电压相同的加速电压对晶片上的抗蚀剂膜进行电子束曝光。
在现有技术中，在模版掩模制造工艺方法中，当利用电子束掩模写入时，按约20-50kv的较低加速电压，使用其成本相对较低的装置进行曝光。另一方面，当利用该模版掩模进行晶片写入时，为了增加生产量，需要增加电子束电流，而为了防止因电子束流增加时的库仑(Coulomb)交互作用效应引起的分辨率下降，加速电压也增加，例如增加到50或100kv以增加分辨率。
通过注意到邻近效应与电子束的加速电压有关并受设置于将要曝光的抗蚀剂膜下的衬底材料影响的情况，提出了本发明。换言之，利用如上述公式1中的βf和常数η来表示电子束的曝光强度分布，而βf和βb与电子束的加速电压有关，常数η则取决于衬底材料。因此，因邻近效应引起的线宽随加速电压改变而改变，如果加速电压相同，那么邻近效应也相同。此外，由反向散射引起邻近效应，由于反向散射透过抗蚀剂膜的电子束在抗蚀剂膜下的衬底内散射，然后该散射束再次入射到抗蚀剂膜上。因此，因邻近效应引起的线宽的变化程度取决于在抗蚀剂膜下的衬底材料。
因此，在本发明中，掩模材料是与将要曝光的晶片材料相同的材料，按与晶片写入中的加速电压相同的加速电压对形成于该掩模上的抗蚀剂膜曝光，和对该抗蚀剂膜进行构图。此外，运算掩模写入时的邻近效应校正剂量以确定掩模偏置，并且该校正剂量为在掩模上写入时校正剂量的两倍。通过增加该量获得这样的双倍校正剂量，以增加掩模写入和晶片写入时在图形端部的写入线宽，从而校正因掩模写入和晶片写入时的邻近效应引起的线宽的减小。因此，如果按与掩模写入中的加速电压相同的加速电压利用该掩模进行晶片写入而不校正，那么，可写入具有满足设计宽度的线宽的图形。在本发明中，仅仅进行一次校正剂量的运算，从而缩短了计算时间，并且，如果假设计算时间与现有技术中的相同，那么通过使网格非常细可使计算精度显著提高。
图1是表示EB投影曝光装置的电子光学件的图；
图2是表示现有技术掩模偏置的曝光剂量图形的曲线图；
图3是表示因向前散射和反向散射引起的淀积能量分布的曲线图；
图4是表示本发明第一实施例的方法的流程图；
图5A至5D是表示按第一实施例的步骤顺序的掩模制造方法的剖面图；
图6A至6C是按步骤顺序表示薄膜型掩模制造方法的剖面图；
图7A至7C是表示本发明的邻近效应校正原理的图。
下面，参照附图详细说明本发明的实施例。图4是表示按照本发明第一实施例的制造用于电子束曝光的掩模和使用该掩模制造半导体器件的方法流程图。
首先，制备与晶片材料相同的掩模材料，和在该掩模材料上形成抗蚀剂膜(步骤Q1)。
接着，计算邻近效应校正剂量，以确定抗蚀剂膜的校正曝光剂量，即掩模偏置量，由此可获得其线宽满足预定设计宽度的掩模，然后按预定的加速电压，用双倍于该掩模偏置量的校正曝光剂量对掩模材料上的抗蚀剂膜EB曝光(步骤Q2)。
随后，使掩模材料上的该抗蚀剂膜显影，并利用所获得的抗蚀剂图形作为掩模，腐蚀该掩模材料，构成用于电子束曝光的掩模(步骤Q3)。
然后，利用该掩模，按预定加速电压对晶片上的抗蚀剂膜进行EB曝光(步骤Q4)。
在本实施例中，由于在掩模写入时形成具有两倍于掩模偏置的校正剂量的图形，因而在晶片写入时进行EB曝光而不必按相同的加速电压进行校正，便可在晶片的抗蚀剂膜上写入校正了掩模写入时的邻近效应和校正了晶片写入时的邻近效应的图形。此外，仅进行一次校正运算来确定掩模偏置，因此，仅仅通过用双倍于掩模偏置的校正剂量进行掩模写入，还可校正晶片写入时的邻近效应。所以，可显著地缩短整个运算处理时间。此外，通过减小网格尺寸可容易地提高计算精度。并且，在本实施例中，由于仅进行一次利用EB掩模的掩模写入，因而可缩短处理过程，并提高写入精度。
下面，说明本发明的用于电子束曝光的掩模的制造工艺方法。图5A至5D是顺序表示制造工艺方法的剖面图。本实施例涉及具有透过电子束的开口的模版型掩模的制造方法。
首先，如图5A所示，制备SOI衬底，在该SOI衬底中，形成在硅衬底1上的SiO2膜2与硅衬底(硅膜3)粘接在一起，然后在SOI衬底的硅膜3上形成抗蚀剂膜4。随后，利用具有上述校正曝光剂量的图形对抗蚀剂膜4进行EB曝光。
接着，如图5B所示，使抗蚀剂膜4显影，形成抗蚀剂图形，利用该抗蚀剂图形作掩模，腐蚀硅膜3，形成具有透过电子束的小孔5的硅膜3的图形。
然后，如图5C所示，腐蚀和去除硅衬底1的中心部分，形成开口6，对该开口6中的氧化硅膜2进行曝光。
接着，如图5D所示，用氟化物酸去除开口6中的氧化硅膜2，利用被支撑到硅衬底1的侧边部分上的硅膜3制造用于电子束曝光的模版型掩模。
下面，说明利用屏蔽电子束的薄膜在其上形成掩模图形的薄膜型掩模的制造方法。在该薄膜型掩模中，正如在模版型掩模中那样，可减少计算处理。图6A至6D是顺序表示用于电子束曝光的所谓薄膜型掩模的制造方法剖面图。
在这种薄膜型掩模中，如图6A所示，制备衬底，其中在硅衬底10上形成SiN膜11，在SiN膜11上形成钨膜12，在该衬底的钨膜12上形成抗蚀剂膜13。
接着，如图6B所示，利用具有上述校正曝光剂量的图形对抗蚀剂膜13进行EB曝光，在使该抗蚀剂膜13显影之后，利用获得的抗蚀剂图形腐蚀钨膜12。由此在SiN膜11上形成钨膜12的图形。
此后，如图6C所示，腐蚀和去除硅衬底10的中心部分，露出SiN膜11，并形成开口14。由此制造出利用被支撑到硅衬底10的侧边部分上的钨膜12的图形形成的薄膜型掩模。在该薄膜型掩模中，由限制孔23(见图4)屏蔽被钨膜12大量散射的电子，从而确定EB照射图形。
图7A至7C表示本发明中校正邻近效应的原理。图7A是表示掩模写入时的抗蚀剂尺寸的曲线图，图7B是表示晶片写入时的抗蚀剂尺寸的曲线图，和图7C是表示曝光剂量的曲线图。如图7A中的实线所示，在不校正掩模写入时的邻近效应的情况下，在EB曝光和显影抗蚀剂之后，因邻近效应在图形末端部分的抗蚀剂尺寸变小。另一方面，如图7C中的虚线所示，相对参考曝光剂量，按对掩模写入进行邻近效应校正之后的曝光剂量进行曝光的情况下，当掩模写入时进行邻近效应校正，如图7A中的虚线所示，在被EB曝光和显示之后的掩模上的抗蚀剂尺寸是在因邻近效应而改变的尺寸被校正之后的尺寸，由此获得满足预定设计的尺寸。亦即，如图7C所示，如果增加在图形末端部分抗蚀剂的曝光剂量，那么开较大的开口，由此可补偿因邻近效应引起的细线宽度。
再有，如图7B中的实线所示，当利用在掩模写入时校正邻近效应之后的掩模(由图7A中的虚线表示的掩模)对晶片上的抗蚀剂膜进行EB曝光时，因邻近效应在图形端部的抗蚀剂尺寸变小。同时，如图7C中的实线所示，当按与掩模写入时相同的加速电压，利用两倍于掩模偏置量的校正曝光剂量对晶片进行曝光时，如图7B中的虚线所示，除了掩模写入时的邻近效应之外，还校正了晶片写入时的邻近效应，在所获得的晶片上的抗蚀剂膜的尺寸为预定的设计尺寸。
这样，用两倍于掩模偏置的校正曝光剂量进行掩模写入，并在晶片写入时不进行校正计算的情况下进行EB曝光，由此可在晶片的抗蚀剂膜上形成具有预定设计尺寸的图形。
如上所述，由于在电子束曝光剂量(剂量)与抗蚀剂膜的线宽尺寸之间存在直线关系，因而利用掩模偏置，可使具有掩模上抗蚀剂尺寸的图形平坦(如图7A中的虚线所示)，并利用两倍于掩模偏置的校正曝光使具有晶片上抗蚀剂尺寸的图形平坦(如图7B中的虚线所示)。亦即，如果使曝光剂量加倍，那么抗蚀剂膜的宽度尺寸也加倍。因此，通过控制曝光剂量，可控制抗蚀剂膜的线宽。
可是，另一方面，如上所述，用公式1中所示的曝光强度分布函数f(r)表示邻近效应，在该公式1中，如果增加加速电压，那么因向前散射引起的淀积能量分布的βf降低，因反向散射引起的βb增加。而如果减小加速电压，由于向前散射所引起βf增加，而因反向散射引起的βb减小。这样，在电子束的加速电压与邻近效应之间存在关系，可是，曝光强度函数f(r)与加速电压不成正比，而根据抗蚀剂膜内的能量累积确定的邻近效应校正剂量与加速电压不成正比。因此，利用加速电压不能校正邻近效应。
如上所述，按照本发明，掩模使用与晶片衬底材料相同的材料，和按与晶片写入相同的加速电压进行掩模写入，仅仅通过使掩模写入时利用邻近效应校正运算获得的校正曝光剂量加倍，用所获得的掩模进行晶片写入而不再进行邻近效应校正，由此便可以在晶片上形成具有预定设计尺寸的抗蚀剂图形。因此，仅需要进行一次邻近效应校正运算，可明显缩短整个计算时间，并且通过减小网格尺寸可提高计算精度。

Claims (9)

1.一种用于电子束曝光的掩模，其中所述掩模由与将要曝光的晶片材料相同的材料制造，并具有写入图形，该图形具有掩模写入时邻近效应校正剂量两倍的校正剂量。
2.如权利要求1所述的用于电子束曝光的掩模，其中利用具有与晶片写入时的加速电压相同的加速电压的电子束构图而形成写入图形。
3.如权利要求1所述的用于电子束曝光的掩模，其中所述掩模是具有透过电子束的小孔的模版掩模，或具有屏蔽电子束的膜的薄膜型掩模。
4.如权利要求1所述的用于电子束曝光的掩模，其中在所述掩模中形成相应于一个芯片图形的整个或一部分图形，并用于投影曝光装置。
5.一种用于电子束曝光的掩模的制造方法，包括下列步骤：
计算掩模写入时的邻近效应校正剂量；
按与晶片曝光中的加速电压相同的加速电压，按具有掩模写入中邻近效应校正剂量两倍的校正剂量的图形，对形成于掩模材料表面上的抗蚀剂膜进行曝光，其中所述掩模材料与将要曝光的晶片材料相同；
使所述抗蚀剂膜显影，形成抗蚀剂膜图形；和
利用所述抗蚀剂膜图形作为掩模腐蚀掩模材料，形成掩模。
6.如权利要求5所述的用于电子束曝光的掩模的制造方法，其中掩模材料是其中在硅衬底上的二氧化硅膜上形成硅膜的SOI粘接衬底，在硅膜上形成抗蚀剂膜图形，利用该抗蚀剂膜图形作为掩模腐蚀硅膜。
7.如权利要求6所述的用于电子束曝光的掩模的制造方法，其中，在腐蚀硅膜之后，进行处理，腐蚀和去除与硅衬底上硅膜的构图部分匹配的区域，露出二氧化硅膜。
8.如权利要求6所述的用于电子束曝光的掩模的制造方法，其中，在硅膜上形成二氧化硅膜，并一起腐蚀二氧化硅膜和硅膜，形成掩模图形。
9.一种半导体器件的制造方法，包括下列步骤：
计算掩模写入时的邻近效应校正剂量；
按照具有掩模写入时邻近效应校正剂量两倍的校正剂量的图形，用与晶片写入中的加速电压相同的加速电压，对形成于与将要曝光的晶片有相同材料的掩模材料上的抗蚀剂膜曝光；
使抗蚀剂膜显影，形成抗蚀剂膜图形；
利用抗蚀剂膜图形作为掩模腐蚀掩模材料，以形成掩模；和
利用该掩模按与掩模写入中相同的加速电压对晶片上的抗蚀剂膜进行电子束曝光。
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