CN1260935C - 异步传输用接收器的传输汇聚子层电路及其操作方法 - Google Patents

Abstract

一种异步传输用接收器的传输汇聚子层电路及其操作方法，所述电路耦接在缓冲器与解数据帧器之间。解数据帧器送一数据流允许信号与一数据流至此电路，此电路在数据流允许信号的允许下，利用一数据处理管路来接收并同时暂存任一信元中的数组字节数据，并利用一信头错误检验寄存器来同时接收字节数据，搜寻信头，且利用一空闲信元标识符来确认信元是否为非空闲信元后；当信头被找到，且为一非空闲信元后，即利用一反倒频器，从数据处理管路中，取得信元的有效负载数据，且在取得足达一字数据的数据量后即进行反倒频，而能在一最少的等待时间，输出一字的数据给缓冲器。此外，此电路并具有信头发生一位数据错误时的自动修正功能，使接收电路顺利地继续执行接收功能。

Description

异步传输用接收器的传输汇聚子层电路及其操作方法

技术领域

本发明是有关于一种异步传输用接收器的电路及其操作方法，特别是有关于一种异步传输用接收器的传输汇聚子层电路及其操作方法。

背景技术

在通讯系统中，数据由发射系统经过传输媒介送到接收系统，通常被传送的数据是根据特定通信协议的数层所组成的，接收系统也就依循此特定通信协议以逐层来处理所接收的数据，在所有的通信协议中最低层是称为物理层(Physical Layer)，而在异步传输模式(Asychronous Transfer Mode)中又将物理层细分为两个单元，分别是物理介质子层(Physical Medium)以及传输汇聚子层(TransmissionConvergence Sublayer)。

在异步传输模式传送端的传输汇聚子层所处理的数据格式如图1绘示信元的数据格式所示，其数据格式是由国际电信同盟ITU针对宽频综合业务数字网(B-ISDN)所订定的建议书ITU-TI.432，其建议书中规定异步传输模式的数据格式由53个字节(Byte)来构成一信元，其中前5个字节称为信头(Header)，此信头包括4位(Bit)的通用流量控制(GFC)、8位的虚通路标识符(VPI)、16位的虚通道标识符(VCI)、3位的有效载荷类型(PT)、1位的信元丢弃优先权(CLP)以及8位的信头错误检验(HEC)，而信元的后48个字节则称为有效载荷(Payload)。

为了让接收端可以检测信头数据的正确性，其利用循环冗余码校验(Cyclic Redundancy Check，CRC)多项式X⁸+X²+X+1由信头的前32位来产生8位的信头错误检验，如图2A绘示公知在发射端的信头错误检验产生器产生信头错误检验的方块图所示，这样的构架便可产生前述所需要的信头错误检验。

上层单元依据异步传输通信协议所产生的传送数据，在传送端传输汇聚子层将此数据经过倒频器(Scrambler)依据倒频多项式X⁴³+1倒频而成为信元中的有效载荷。

通常异步传输模式是构架在具有固定频宽的同步传输系统上，当上层单元无数据传送时，传输汇聚子层必须产生一种具有特殊的信头及有效载荷的空闲信元(Idle Cell)，并将此空闲信元传送至物理介质子层以达到传输速率的匹配。而在异步传输模式的接收端的传输汇聚子层终端所必须要处理的工作是将接收到的信元流中，通过信头错误检验的对比以寻找出信头，进而定位出完整的信元，以达到信元同步接收的目的。在达到同步的状态下，继续地对后续所接收到的信元检查其中的信头数据的正确性，并对信元中的有效载荷进行反倒频(Descramble)，如果信头检查无误时，而且信元不是空闲信元，则将信头中的信头错误检验除去，并将信元重新组成字(Word)后，写入缓冲器(Buffer)，将字的数据提供给上层单元做后续处理。

在异步传输接收端的传输汇聚子层终端中针对信元的同步接收，以及同步后继续对所接收到的信元中的信头检查正确性的工作，如图2B绘示公知在接收端的异步传输模式(Asynchronous Transfer Mode)的信元同步电路方块图所示。

在图2B中，模数2(Modulo 2)加法器202、D型触发器204与循环冗余码校验算术操作电路206形成一长除法电路，被除数是信元中前40位的数据，除数是多项式X⁸+X²+X+1。若计算的结果是正确时，则将计算的数值经过译码器208译码得到一信元同步脉冲(CellSynchronizing Pulse)。若计算的结果是错误时，再由信元移入8位的数据做除法运算，但是已经做除法运算的40位的数据中最早的8位的数据必须做补偿修正，以消除此8位的数据在下一次做除法运算的效应。模数2加法器210、D型触发器214与余数演绎操作电路212的电路组合为了消除此8位的数据在下一次做除法运算的效应。

在图2B所实现的功能是针对所接收到的数据流中，通过信头错误检验的对比来寻找出信头，以达到信元同步接收的目的，并在同步后继续对所接收到的信元进行信头错误检验的对比。

然而，对于信元中的有效载荷要进行反倒频，以及将数据格式由字节重整为字或双字(Double Words)后，其输出至缓冲器以等待上层单元处理等工作，都必须增加后级电路来完成。如此，要完成数据的同步接收、检查信头、反倒频及数据格式的重整等工作，必须由图2B的电路与后级电路来完成，将使电路构架变得很复杂，而且由图2B的电路与后级电路逐级处理所要完成的工作，将使得其处理时所花费的时间增长。

发明内容

因此本发明提供一种异步传输用接收器的传输汇聚子层电路及其操作方法，其对于完成数据的同步接收、检查信头、反倒频及数据格式的重整等工作，有一最佳化的电路构架，并且能够以最短的时间完成对所接收数据的处理。

本发明提供一种异步传输用接收器的传输汇聚子层电路，用以在一来自解数据帧器的数据流允许信号的允许下，接收由此解数据帧器所送出的信元，且此信元由分属一信头与一有效载荷的多数字节所组成，此传输汇聚子层电路包括一数据处理管路、一信头错误检验寄存器、一空闲信元标识符、一信元同步状态机、一字节指针器、一反倒频器与一缓冲器写入控制器。数据处理管路用以依序接收并暂存信元的数个字节数据。信头错误检验寄存器用以接收这些字节数据，并送出一代表信头是否有出现的特征码。空闲信元标识符用以判断数据处理管路所接收的信元是否为一非空闲信元。信元同步状态机用以根据特征码的内容及次数，来判断信元的传输状态，并送出一代表目前状态的状态信号，且此状态至少包含有一搜寻状态与一完全同步状态。字节指针器用以送出一指针信号，此指针信号用以标示数据处理管路新接收的字节在所属信元中的序数，并作为此新接收字节经转换为相应双字后要被存入一缓冲器时的地址指针。反倒频器用以对数据处理管路所暂存的这些数个字节数据进行反倒频，并将其结果送给缓冲器。以及，缓冲器写入控制器用以在空闲信元标识符与信元同步状态机的允许下，依据字节指针器的指示，使经反倒频器反倒频后的数据写入缓冲器。

本发明提出一种异步输用接收器的传输汇聚子层的操作方法，用以接收一由解数据帧器所送出的信元与一数据流允许信号，此信元由分属一信头与一有效载荷的多个字节所组成，此操作方法的步骤如下。首先，利用一数据处理管路来接收数个字节数据，此数据处理管路可依序接收并暂存一特定数量字节数据。其次，利用一信头错误检验寄存器，来同步接收这些字节数据，并判断是否正在接收一信头，并送出一代表信头是否有出现的特征码。接着，利用一信元同步状态机来根据特征码判断接收状态是否由一搜寻状态进入一完全同步状态。然后，利用一反倒频器，在进入完全同步状态后，并列取入数据处理管路中足供解出一双字的字节数据，进行反倒频。以及，利用一字节指针器，根据信元同步状态机所指出的状态，输出一指针信号，用以指出新接收字节在所属信元中的序数，与反倒频器所解出的数据所要储存的地址。

因此，本发明对于完成数据的同步接收、检查信头、反倒频及数据格式的重整等工作，以最佳化来设计电路的构架。

附图说明

图1绘示信元的数据格式；

图2A绘示公知在发射端的信头错误检验产生器产生信头错误检验的方块图；

图2B绘示公知在接收端的非对称传输模式的信元同步电路方块图；

图3绘示缓冲器、传输汇聚子层与解数据帧器的方块图；

图4绘示本发明的异步传输用接收器的传输汇聚子层的系统方块图；

图5A绘示本发明的信元同步状态机的状态图；

图5B绘示本发明的信元同步状态机的一较佳实施例的方块图；

图6绘示本发明的信元计数器的一较佳实施例的电路图；

图7A绘示信元的字节重新编址及指针信号的状态图；

图7B绘示本发明的字节指针器的一较佳实施例的方块图；

图8A绘示本发明的信头错误检验寄存器的一较佳实施例的方块图；

图8B绘示余数补偿单元的一较佳实施例的电路图；

图8C绘示商数反馈单元的一较佳实施例的电路图；

图8D绘示本发明的信头错误检验寄存器的另一较佳实施例的电路图；

图8E绘示本发明的信头错误检验寄存器的又另一较佳实施例的方块图；

图9绘示本发明的数据处理管路的一较佳实施例的电路图；

图10绘示本发明的反倒频器的一较佳实施例的电路图；

图11A绘示空闲信元的数据格式；

图11B绘示本发明的空闲信元标识符的一较佳实施例的电路图；

图12绘示本发明的缓冲器写入控制器的一较佳实施例的电路图；

图13绘示本发明另一种异步传输模式传输汇聚子层电路的系统方块图；

图14绘示一供修正一位错误的修正码对照表；

图15绘示本发明的一连接信头位错误修正器的反倒频器的一较佳实施例的电路图。

标号说明：

202，210，814，816，816’：模数2加法器(Modulo 2 Adder)

204，214，704，806，806’，902，904，906，908，910，912，914，916，918，934，1112：D型触发器(D-Type Flip Flop)

206：循环冗余码校验算术操作电路(Cyclic Redundancy CheckerArithmetic Operation Circuit)

208，506，712：译码器(Decoder)

212：余数余码校验算术操作电路(Remainder Arithmetic OperationCircuit)

302，1300：异步传输模式传输汇聚子层(Asynchronous TransferMode Transmission Convergence Sublayer)

304：缓冲器(Buffer)

306：解数据帧器(Deframer)

402：信元同步状态机(Cell Delineation State Machine)

404：字节指针器(Byte Pointer)

406：信元计数器(Cell Counter)

408：数据处理管路(Byte-Wise Data Pipeline)

410，410’，410”：信头错误检验寄存器(Header Cyclic RedundancyChecker)

412，1502：反倒频器(Descrambler)

414：空闲信元标识符(Idle Cell Identifier)

416：缓冲器写入控制器(Write-in Buffer Controller)

602，706，920，930，932，1108，1110，1204，1206，1208：与门(AND Gate)

604：或非门(NOR Gate)

606，710：计数器(Counter)

608，714，817，1002，1504：多任务器(Multiplexer)

610：比较器(Comparator)

702，708，815，922，928，1104，1106，1202：或门(OR Gate)

818，820，822，824，891～894：反相器(Inverter)

810：商数反馈单元(Quotient Feedback Unit)

812：余数补偿单元(Remainder Compensation Unit)

831～838，841～848，856～890，1004，1102：异或门(XOR Gate)

1304：信头位错误修正器(Header Bit Error Corrector)

具体实施方式

图3绘示缓冲器、传输汇聚子层与解数据帧器的方块图。在图3中，异步传输模式传输汇聚子层302耦接在缓冲器304(本实施例以先进先出模式做数据的存取)与解数据帧器306之间，异步传输模式传输汇聚子层302、缓冲器304与解数据帧器306皆接收一同步时钟脉冲以同步工作，解数据帧器306送出字节的数据流AtmRx_Data以及数据流允许信号AtmRx_Hit至异步传输模式传输汇聚子层302。异步传输模式传输汇聚子层302接收由解数据帧器306所送出的数据流AtmRx_Data，凭借信头错误检验的对比来寻找出信头，进而执行信元同步接收的工作。当信元的接收同步时，继续对所接收的信元进行信头错误控制码的对比，以及对信元中的有效载荷进行反倒频。如果此信元经辨识后为非空闲信元时，将去除信元中的信头错误检验，并将字节的格式转换成多重字的格式(本实施例是以32位，即双字为例)。依据对应于多重字节数据的4位指针地址RxBuf_WrPtr与缓冲器304所送出的写入许可信号RxBuf_WrReq，将转换成多重字格式的信元借助数据流RxBuf_WrData写入缓冲器304。当送出信元最后一笔多重字节(即第12笔)时，异步传输模式传输汇聚子层302会送出提示信号RxBuf_WrLoc至缓冲器304，做为写入信元指针(未绘示)累加之用。然而，异步传输模式传输汇聚子层302欲将非空闲信元写入缓冲器304之时，异步传输模式传输汇聚子层302未收到缓冲器304所送出的写入许可信号RxBuf_WrReq，则异步传输模式传输汇聚子层302送出溢出提示信号RxBuf_Ovf至上层单元(未绘示)，并终止信元写入缓冲器304的动作。

图4绘示本发明的异步传输用接收器的传输汇聚子层的系统方块图。如图4所示，异步传输模式传输汇聚子层302中的信元同步状态机402接收解数据帧器(未绘示)所送出的数据流允许信号AtmRx_Hit、信元计数器406所送出的计数信号、信头错误检验寄存器410所送出的特征码以及字节指针器404所送出的指针信号，此数据流允许信号AtmRx_Hit是控制信元同步状态机402的工作，信元同步状态机402根据计数信号、特征码与指针信号来判断是否要改变目前的状态，并送出对应其状态的数个状态信号。

图5A绘示本发明的信元同步状态机的状态图。如图5A所示，信元同步状态机402有数个状态，以决定异步传输模式传输汇聚子层302目前所要执行的工作：

信头寻找状态：异步传输模式传输汇聚子层302接收由解数据帧器(未绘示)所送出的连续的信元，信头错误检验寄存器410计算信元中的信头，以得到8位的特征码。当信元同步状态机402判断特征码不为0x00时，则信元同步状态机402保持原状态，当信元同步状态机402判断特征码为0x00时，则信元同步状态机402进入预备同步状态。

预备同步状态：异步传输模式传输汇聚子层302继续地接收由解数据帧器(未绘示)所送出的连续的信元，信头错误检验寄存器410继续计算信头以得到特征码。若在接收连续的信元的其中，当信元同步状态机402判断特征码不为0x00时，则异步传输模式传输汇聚子层302回到信头寻找状态；当信元同步状态机402判断特征码为0x00时，则异步传输模式传输汇聚子层302保持原状态，并累加在预备同步状态的计数值，当在接收连续的信元中所累加的此计数值达到一DELTA值时，则异步传输模式传输汇聚子层302进入完全同步状态。

完全同步状态：异步传输模式传输汇聚子层302继续地接收由解数据帧器(未绘示)所送出的连续的信元，信头错误检验寄存器410继续计算信头以得到特征码。当特征码为0x00时，则信元同步状态机402保持原状态，借助字节指针器404与数据处理管路408将信头中的信头错误检验去除，并由反倒频器412对信元中的有效载荷进行反倒频，而将字数据格式的数据转换成双字数据格式的数据，并将转换成双字数据格式的数据送至缓冲器(未绘示)。在继续地接收连续的信元的当中，当计算信头所得到的特征码不为0x00时，则信元同步状态机402进入保留同步状态。

保留同步状态：异步传输模式传输汇聚子层302继续地接收由解数据帧器(未绘示)所送出的连续的信元，信头错误检验寄存器410继续计算信头以得到特征码。当特征码为0x00时，则异步传输模式传输汇聚子层302回到完全同步状态；当特征码不为0x00时，则异步传输模式传输汇聚子层302保持原状态，并累加在保留同步状态的计数值，当在此状态下，所接收信元的特征码非为特定码的信元所累加的此计数值达到一(ALPHA-1)值时，则异步传输模式传输汇聚子层302进入信头寻找状态。

图5B绘示本发明的信元同步状态机的一较佳实施例的方块图。在图5B中，信元同步状态机402中的下一状态估算机502，在不同的状态下，根据D型触发器504所输出的目前状态码C_State、信元计数器406(参考图4)所送出的计数信号Cnt_Max、信头错误检验寄存器410(参考图4)所送出的特征码Syndrome与字节指针器404(参考图4)所送出的指针信号Ptr_03，来估算出下一状态码N_State。例如图5A所示，假设目前状态是预备同步状态，其状态码为0x02，当指针信号Ptr 03为’1’(即高准位)，且连续所接收的信元中的信头，其经计算所得到的特征码为0x00，已累增至DELTA次，即信元计数器406送出计数信号Cnt_Max为’1’，则下一状态码N_State为0x04(即完全同步状态)。

解数据帧器306(参考图3)送出数据流允许信号AtmRx_Hit使D型触发器504允许(Enable)，在同步时钟脉冲的周期中，从D型触发器504的输入端D所接收的下一状态码N_State做为输出端Q所输出的目前状态码C_State。

译码器506将D型触发器504所输出的目前状态码C_State与下一状态估算机502所输出的下一状态码N_State分别译码成数个目前状态信号(如图5B所示的CS_Hunting、CS_Presync、CS_Corsync与CS_Detsync)与数个下一状态信号(如图5B所示的NS_Hunting、NS_Presync、NS_Corsync与NS_Detsync)。如上所述，目前状态为预备同步状态，下一状态为完全同步状态，则目前状态信号CS_Presync与下一状态信号NS_Corsync为’1’，其余的信号为’0’(即低准位)。

在图4中，信元计数器406耦接至信元同步状态机402与字节指针器404，解数据帧器306(参考图3)送数据流允许信号AtmRx_Hit使信元计数器406允许。信元计数器406接收字节指针器404所输出的指针信号Ptr_03及信元同步状态机402所输出的状态信号CS_Hunting与CS_Corsync，并根据状态信号CS_Presync来判断所累加的计数值是否达到DELTA值或ALPHA-1值，达到其数值后送出计数信号Cnt_Max至信元同步状态机402。

图6绘示本发明的信元计数器的一较佳实施例的电路图。在图6中，在信元计数器406中的与门602的第一输入端接收字节指针器404(参考图4)所输出的指针信号Ptr_03，与门602的第二输入端接收解数据帧器306(参考图3)所送的数据流允许信号AtmRx_Hit，而与门602的输出端输出一与门信号至计数器606的ENA端。或非门604的第一输入端接收信元同步状态机402(参考图4)的信号CS_Hunting，或非门604的第二输入端接收信元同步状态机402(参考图4)的信号CS_Corsync，而或非门604的输出端输出一或非门信号至计数器606的CLRN端。当信元同步状态机402(参考图4)是在信头寻找状态或在完全同步状态时，则或非门604使计数器606停止计数的工作。

在信元计数器406中的计数器606，当CLK端在一个同步时钟脉冲的周期中，若ENA端接收与门602所输出的与门信号为’1’时，则在输出端Q所输出的4位的计数值Cell_Cnt会自动增加1；若CLRN端接收到或非门604所输出的或非门信号，则在输出端Q所输出的4位的计数值Cell_Cnt会被清除为0。

在信元计数器406中的多任务器608的第一输入端接收一DELTA值，多任务器608的第二输入端接收一(ALPHA-1)值，而多任务器608的选择端接收信元同步状态机402(参考图4)所送出的状态信号CS_Presync来决定输出端是输出DELTA值(即状态信号CS_Presync为’1’)或是(ALPHA-1)值(即状态信号CS_Presync为’0’)。

在信元计数器406中的比较器610的第一输入端接收计数值Cell_Cnt，比较器610的第二输入端接收DELTA值或(ALPHA-1)值。当计数值Cell_Cnt等于DELTA值或(ALPHA-1)值的其中一个时，则比较器610的输出端输出计数信号Cnt_Max至信元同步状态机402(参考图4)。

在图4中，字节指针器404耦接至信元同步状态机402，可接收解数据帧器306(参考图3)所送出的数据流允许信号AtmRx_Hit，其使控制字节指针器404允许，字节指针器404计数出的计数值为信元中目前的字节的地址。如图7A绘示信元的字节重新编址及指针信号的状态图所示，一个完整的信元是有53个字节，其字节索引的编号是由0～52，而字节指针的编号是由0～51，其中字节索引的编号4与5在字节指针的编号中被同化。借此，除了可以表达出目前最新输入数据处理管路408中的字节在其所属信元中的序数外，并可以直接取用字节指针器404所输出的指针信号中的最高四位，来作为一对缓冲器304指出每一笔双字数据在信元中的序号，进而指示笔双字数据的地址。进一步说明如下。

也就是说，凭借重复第4与第5字节的指针，将只剩下第0至第51这52个指针，进而将只需要利用6位即可表达这52个字节。如此一来，当接收完实际的第8个字节时，也就是第一笔字数据时，指针信号将指针指向于第7笔，也就是000111，取最高四位时，即得到一0001的指针，也就是代表第一笔字数据的地址指针。还有，之所以可以这样作因为信头错误检验是为了检查信元在传输过程中是否有数据传输错误而增加的检查码，而非实际应用的数据，所以在实际应用上可以将它去掉，而不影响实际数据的接收。

图7B绘示本发明的字节指针器的一较佳实施例的方块图。在图7B中，字节指针器404中的或门702的输入端接收信元同步状态机402(参考图4)所送出的下一信头寻找状态信号NS_Hunting，或门702的反相输入端接收译码器712所输出的指针信号Ptr_03，或门702的输出端输出信号OR1。

在字节指针器404中的D型触发器704的输入端D接收信号OR1，CLK端在所接收的同步时钟脉冲中，ENA端接收信元允许信号AtmRx_Hit，可使D型触发器704允许执行，而在输出端输出一屏蔽信号Mask。

在字节指针器404中的多任务器714的0输入端接收数值0x00，1输入端接收数值0x03，选择端接收信元同步状态机402(参考图4)所送出的下一信头寻找状态信号NS_Hunting，当下一信头寻找状态信号NS_Hunting为’0’时，则输出端输出的多任务信号MUX为0x00；当下一信头寻找状态信号NS_Hunting为’1’时，则输出端输出的多任务信号MUX为0x03。

在字节指针器404中的或门708的第一输入端接收下一信头寻找状态信号NS_Hunting，第二输入端接收译码器712所输出的指针信号Ptr_Max，而在输出端输出一或门信号OR2。与门706的第一输入端接收数据流允许信号AtmRx_Hit，第二输入端接收D型触发器704所输出的屏蔽信号Mask，而在输出端输出一与门信号AND至计数器710的ENA端。

在字节指针器404中的计数器710的输入端D接收多任务器714所送出的6位的多任务信号MUX，计数器710的LOAD端接收或门708所送出的或门信号OR2，计数器710的CLK端接收同步时钟脉冲，计数器710的ENA端接收与门706所送出的与门信号AND，在计数器710的输出端Q所输出的6位的计数值Byte_Ptr。CLK端在一个同步时钟脉冲的周期中，当与门信号OR2为’0’，且与门信号AND为’1’时，则计数值Byte_Ptr加1后由输出端Q输出；当与门信号OR2为’1’，且与门信号AND为’1’时，则由输出端Q输出多任务信号MUX。其中，此计数值Byte_Ptr的最高有效的4位的数据做为PtrBuf_WrPtr，其送至缓冲器304(参考图3)以做为信元的地址之用。

在字节指针器404中的译码器712接收指针值Byte_Ptr之后，将指针值Byte_Ptr译码成数个指针信号，以供传输汇聚子层中各模块逻辑判断之用，这些指针信号的状态如图7A所示。

在图4中，信头错误检验寄存器410耦接至信元同步状态机402，可接收连续的信元中的信头(如图1所示)，多项式X⁸+X²+X+1来计算信头的5字节的数据，如此可以得到一特征码，由此特征码是否为0x00来得知在数据传输中所接收的信元中的信头是否正确。

图8A绘示本发明的信头错误检验寄存器的一较佳实施例的方块图。在图8A中，信头循环冗余码校验器410的余数补偿单元812(补偿电路)接收数据处理管路408(参考图4)所送出的字节Pipe5，余数补偿单元812(补偿电路)将字节Pipe5的数据做异或运算，以得到一余数补偿数据。如此一来，由于利用数据处理管路408来暂存字节，将可省略公知如图2B所示的触发器缓存器。

在信头错误检验寄存器410的模数2加法器814(补偿源)将解数据帧器306(参考图3)所送出的数据流AtmRx_Data中的信头中字节的数据与余数补偿数据做模数2的加法运算，以得到一字节数据ADD1。模数2加法器816将字节数据ADD1与商数反馈单元810所送出的商数反馈数据做模数2的加法运算，以得到一字节数据ADD2。

D型触发器806的时钟脉冲端CLK接收同步时钟脉冲，D型触发器806的允许端ENA接收解数据帧器306(参考图3)所送出的数据流允许信号AtmRx_Hit，以使D型触发器806允许，输入端D的输出端Q在同步时钟脉冲的一个周期中输出触发器数据FF_Output。

在信头错误检验寄存器410的商数反馈单元810将D型触发器806所送出的触发器数据FF_Output做异或运算，以得到商数反馈数据。反相器818、反相器820、反相器822与反相器824将D型触发器806所送出的触发器数据FF_Output的第六位、第四位、第二位与第零位做反相运算，且经反相运算的部分位与触发器数据FF_Output未经反相运算的部分位(如第七位、第五位、第三位与第一位)组成一特征码Syndrome。

在图1中，接收系统为了确认所接收的信元是否正确，在5字节的信头中加入8位的信头错误检验，而信头的字节数据由图8A所绘示的方块图中的商数反馈单元810以多项式X⁸+X²+X+1做除法运算，以得到一商数反馈数据，此商数反馈数据与数据流AtmRx_Data及余数补偿数据经过模数2加法器814(补偿源)、816做模数2的加法运算与反相器818、820、822、824做反相运算以得到特征码Syndrome，此部分与公知类似，即不再详述。当在连续所接收的信元中计算信头所得到的特征码Syndrome为0x00时，表示找到连续正确的信头，则准备进行信元同步接收等工作；反之，则继续检查出连续正确的信头。

在图8A中，信元中信头与有效载荷都会序列送入图8A的电路，只有信头计算出的特征码Syndrome才有意义，至于有效载荷的数据则会由余数补偿单元812(补偿电路)取自数据处理管路408的数据Pipe5，来修正。

图8B绘示余数补偿单元的一较佳实施例的电路图。在图8B中，余数补偿单元812(补偿电路)中的异或门831的第一输入端接收字节数据Pipe5的第7位的数据，第二输入端接收字节数据Pipe5的第6位的数据，第三输入端接收字节数据Pipe5的第2位的数据，第四输入端接收字节数据Pipe5的第1位的数据，而经异或运算所得到的数据由输出端输出以作为余数补偿数据的第7位的数据。

异或门832的第一输入端接收字节数据Pipe5的第6位的数据，第二输入端接收字节数据Pipe5的第5位的数据，第三输入端接收字节数据Pipe5的第1位的数据，第四输入端接收字节数据Pipe5的第0位的数据，而经异或运算所得到的数据由输出端输出以作为余数补偿数据的第6位的数据。

异或门833的第一输入端接收字节数据Pipe5的第5位的数据，第二输入端接收字节数据Pipe5的第4位的数据，第三输入端接收字节数据Pipe5的第0位的数据，而经异或运算所得到的数据由输出端输出以作为余数补偿数据的第5位的数据。

异或门834的第一输入端接收字节数据Pipe5的第7位的数据，第二输入端接收字节数据Pipe5的第4位的数据，第三输入端接收字节数据Pipe5的第3位的数据，而经异或运算所得到的数据由输出端输出以作为余数补偿数据的第4位的数据。

异或门835的第一输入端接收字节数据Pipe5的第6位的数据，第二输入端接收字节数据Pipe5的第3位的数据，第三输入端接收字节数据Pipe5的第2位的数据，而经异或运算所得到的数据由输出端输出以作为余数补偿数据的第3位的数据。

异或门836的第一输入端接收字节数据Pipe5的第7位的数据，第二输入端接收字节数据Pipe5的第5位的数据，第三输入端接收字节数据Pipe5的第2位的数据，第四输入端接收字节数据Pipe5的第1位的数据，而经异或运算所得到的数据由输出端输出以作为余数补偿数据的第2位的数据。

异或门837的第一输入端接收字节数据Pipe5的第7位的数据，第二输入端接收字节数据Pipe5的第4位的数据，第三输入端接收字节数据Pipe5的第2位的数据，第四输入端接收字节数据Pipe5的第0位的数据，而经异或运算所得到的数据由输出端输出以作为余数补偿数据的第1位的数据。

异或门838的第一输入端接收字节数据Pipe5的第7位的数据，第二输入端接收字节数据Pipe5的第3位的数据，第三输入端接收字节数据Pipe5的第2位的数据，而经异或运算所得到的数据由输出端输出以作为余数补偿数据的第0位的数据。

图8C绘示商数反馈单元的一较佳实施例的电路图。在图8C中，商数反馈单元810中的异或门841的第一输入端接收触发器数据FF_Output的第7位的数据，第二输入端接收触发器数据FF_Output的第6位的数据，第三输入端接收触发器数据FF_Output的第5位的数据，而经异或运算所得到的数据由输出端输出以作为商数反馈数据的第7位的数据。

异或门842的第一输入端接收触发器数据FF_Output的第6位的数据，第二输入端接收触发器数据FF_Output的第5位的数据，第三输入端接收触发器数据FF_Output的第4位的数据，而经异或运算所得到的数据由输出端输出以作为商数反馈数据的第6位的数据。

异或门843的第一输入端接收触发器数据FF_Output的第5位的数据，第二输入端接收触发器数据FF_Output的第4位的数据，第三输入端接收触发器数据FF_Output的第3位的数据，而经异或运算所得到的数据由输出端输出以作为商数反馈数据的第5位的数据。

异或门844的第一输入端接收触发器数据FF_Output的第4位的数据，第二输入端接收触发器数据FF_Output的第3位的数据，第三输入端接收触发器数据FF_Output的第2位的数据，而经异或运算所得到的数据由输出端输出以作为商数反馈数据的第4位的数据。

异或门845的第一输入端接收触发器数据FF_Output的第7位的数据，第二输入端接收触发器数据FF_Output的第3位的数据，第三输入端接收触发器数据FF_Output的第2位的数据，第四输入端接收字节FF_Output的第1位的数据，而经异或运算所得到的数据由输出端输出以作为商数反馈数据的第3位的数据。

异或门846的第一输入端接收触发器数据FF_Output的第6位的数据，第二输入端接收触发器数据FF_Output的第2位的数据，第三输入端接收触发器数据FF_Output的第1位的数据，第四输入端接收触发器数据FF_Output的第0位的数据，而经异或运算所得到的数据由输出端输出以作为商数反馈数据的第2位的数据。

异或门847的第一输入端接收触发器数据FF_Output的第6位的数据，第二输入端接收触发器数据FF_Output的第1位的数据，第三输入端接收触发器数据FF_Output的第0位的数据，而经异或运算所得到的数据由输出端输出以作为商数反馈数据的第1位的数据。

异或门848的第一输入端接收触发器数据FF_Output的第7位的数据，第二输入端接收触发器数据FF_Output的第6位的数据，第三输入端接收触发器数据FF_Output的第0位的数据，而经异或运算所得到的数据由输出端输出以作为商数反馈数据的第0位的数据。

图8D绘示本发明的信头错误检验寄存器的另一较佳实施例的电路图。在图8D中，信头错误检验寄存器410’中的异或门856的第一输入端接收数据处理管路408(图8D的说明皆参考图4)所送出的字节Pipe4的第7位的数据，第二输入端接收数据处理管路408所送出的字节Pipe4的第1位的数据，而输出端输出一第一异或门信号。

异或门857的第一输入端接收数据处理管路408所送出的字节Pipe4的第6位的数据，第二输入端接收数据处理管路408所送出的字节Pipe4的第7位的数据，第三输入端接收数据处理管路408所送出的字节的Pipe4第0位的数据，而输出端输出一第二异或门信号。

异或门858的第一输入端接收数据处理管路408所送出的字节Pipe4的第5位的数据，第二输入端接收数据处理管路408所送出的字节Pipe4的第6位的数据，第三输入端接收数据处理管路408所送出的字节Pipe4的第7位的数据，第四输入端接收数据处理管路408所送出的字节Pipe3的第7位的数据，而输出端输出一第三异或门信号。

异或门859的第一输入端接收数据处理管路408所送出的字节Pipe4的第4位的数据，第二输入端接收数据处理管路408所送出的字节的Pipe4第5位的数据，第三输入端接收数据处理管路408所送出的字节Pipe4的第6位的数据，第四输入端接收数据处理管路408所送出的字节Pipe3的第6位的数据，而输出端输出一第四异或门信号。

异或门860的第一输入端接收数据处理管路408所送出的字节Pipe4的第3位的数据，第二输入端接收数据处理管路408所送出的字节Pipe4的第4位数据，第三输入端接收数据处理管路4408所送出的字节Pipe4的第5位的数据，第四输入端接收数据处理管路408所送出的字节Pipe3的第5位的数据，而输出端输出一第五异或门信号。

异或门861的第一输入端接收数据处理管路408所送出的字节Pipe4的第2位的数据，第二输入端接收数据处理管路408所送出的字节Pipe4的第3位的数据，第三输入端接收数据处理管路408所送出的字节Pipe4的第4位的数据，第四输入端接收数据处理管路408所送出的字节Pipe3的第4位的数据，而输出端输出一第六异或门信号。

异或门862的第一输入端接收第一异或门信号，第二输入端接收数据处理管路408所送出的字节Pipe4的第2位的数据，第三输入端接收数据处理管路408所送出的字节Pipe4的第3位的数据，第四输入端接收数据处理管路408所送出的字节Pipe3的第3位的数据，而输出端输出一第七异或门信号。

异或门863的第一输入端接收第二异或门信号，第二输入端接收第一异或门信号，第三输入端接收数据处理管路408所送出的字节Pipe4的第2位的数据，第四输入端接收数据处理管路408所送出的字节Pipe3的第2位的数据，而输出端输出一第八异或门信号。

异或门864的第一输入端接收第三异或门信号，第二输入端接收第二异或门信号，第三输入端接收第一异或门信号，第四输入端接收数据处理管路408所送出的字节Pipe3的第1位的数据，而输出端输出一第九异或门信号。

异或门865的第一输入端接收第四异或门信号，第二输入端接收第三异或门信号，第三输入端接收第二异或门信号，第四输入端接收数据处理管路408所送出的字节Pipe3的第0位的数据，而输出端输出一第十异或门信号。

异或门866的第一输入端接收第五异或门信号，第二输入端接收第四异或门信号，第三输入端接收第三异或门信号，第四输入端接收数据处理管路408所送出的字节Pipe2的第7位的数据，而输出端输出一第十一异或门信号。

异或门867的第一输入端接收第六异或门信号，第二输入端接收第五异或门信号，第三输入端接收第四异或门信号，第四输入端接收数据处理管路408所送出的字节Pipe2的第6位的数据，而输出端输出一第十二异或门信号。

异或门868的第一输入端接收第七异或门信号，第二输入端接收第六异或门信号，第三输入端接收第五异或门信号，第四输入端接收数据处理管路408所送出的字节Pipe2的第5位的数据，而输出端输出一第十三异或门信号。

异或门869的第一输入端接收第八异或门信号，第二输入端接收第七异或门信号，第三输入端接收第六异或门信号，第四输入端接收数据处理管路408所送出的字节Pipe2的第4位的数据，而输出端输出一第十四异或门信号。

异或门870的第一输入端接收第九异或门信号，第二输入端接收第八异或门信号，第三输入端接收第七异或门信号，第四输入端接收数据处理管路408所送出的字节Pipe2的第3位的数据，而输出端输出一第十五异或门信号。

异或门871的第一输入端接收第十异或门信号，第二输入端接收第九异或门信号，第三输入端接收第八异或门信号，第四输入端接收数据处理管路408所送出的字节Pipe2的第2位的数据，而输出端输出一第十六异或门信号；

异或门872的第一输入端接收第十一异或门信号，第二输入端接收第十异或门信号，第三输入端接收第九异或门信号，第四输入端接收数据处理管路408所送出的字节Pipe2的第1位的数据，而输出端输出一第十七异或门信号。

异或门873的第一输入端接收第十二异或门信号，第二输入端接收第十一异或门信号，第三输入端接收第十异或门信号，第四输入端接收数据处理管路408所送出的字节Pipe2的第0位的数据，而输出端输出一第十八异或门信号。

异或门874的第一输入端接收第十三异或门信号，第二输入端接收第十二异或门信号，第三输入端接收第十一异或门信号，第四输入端接收数据处理管路408所送出的字节Pipe1的第7位的数据，而输出端输出一第十九异或门信号。

异或门875的第一输入端接收第十四异或门信号，第二输入端接收第十三异或门信号，第三输入端接收第十二异或门信号，第四输入端接收数据处理管路408所送出的字节Pipe1的第6位的数据，而输出端输出一第二十异或门信号。

异或门876的第一输入端接收第十五异或门信号，第二输入端接收第十四异或门信号，第三输入端接收第十三异或门信号，第四输入端接收数据处理管路408所送出的字节Pipe1的第5位的数据，而输出端输出一第二十一异或门信号。

异或门877的第一输入端接收第十六异或门信号，第二输入端接收第十五异或门信号，第三输入端接收第十四异或门信号，第四输入端接收数据处理管路408所送出的字节Pipe1的第4位的数据，而输出端输出一第二十二异或门信号。

异或门878的第一输入端接收第十七异或门信号，第二输入端接收第十六异或门信号，第三输入端接收第十五异或门信号，第四输入端接收数据处理管路408所送出的字节Pipe1的第3位的数据，而输出端输出一第二十三异或门信号。

异或门879的第一输入端接收第十八异或门信号，第二输入端接收第十七异或门信号，第三输入端接收第十六异或门信号，第四输入端接收数据处理管路408所送出的字节Pipe1的第2位的数据，而输出端输出一第二十四异或门信号。

异或门880的第一输入端接收第十九异或门信号，第二输入端接收第十八异或门信号，第三输入端接收第十七异或门信号，第四输入端接收数据处理管路408所送出的字节Pipe1的第1位的数据，而输出端输出一第二十五异或门信号。

异或门881的第一输入端接收第二十异或门信号，第二输入端接收第十九异或门信号，第三输入端接收第十八异或门信号，第四输入端接收数据处理管路408所送出的字节Pipe1的第0位的数据，而输出端输出一第二十六异或门信号。

异或门882的第一输入端接收第二十一异或门信号，第二输入端接收第二十异或门信号，第三输入端接收第十九异或门信号，第四输入端接收数据流AtmRx_Data的第7位的数据，而输出端输出一第二十七异或门信号以做为特征码Syndrome的第7位。

异或门883的第一输入端接收第二十二异或门信号，第二输入端接收第二十一异或门信号，第三输入端接收第二十异或门信号，第四输入端接收数据流AtmRx_Data的第6位的数据，而输出端输出一第二十八异或门信号。

异或门884的第一输入端接收第二十三异或门信号，第二输入端接收第二十二异或门信号，第三输入端接收第二十一异或门信号，第四输入端接收数据流AtmRx_Data的第5位的数据，而输出端输出一第二十九异或门信号以做为特征码Syndrome的第5位。

异或门885的第一输入端接收第二十四异或门信号，第二输入端接收第二十三异或门信号，第三输入端接收第二十二异或门信号，第四输入端接收数据流AtmRx_Data的第4位的数据，而输出端输出一第三十异或门信号。

异或门886的第一输入端接收第二十五异或门信号，第二输入端接收第二十四异或门信号，第三输入端接收第二十三异或门信号，第四输入端接收数据流AtmRx_Data的第3位的数据，而输出端输出一第三十一异或门信号以做为特征码Syndrome的第3位。

异或门887的第一输入端接收第二十六异或门信号，第二输入端接收第二十五异或门信号，第三输入端接收第二十四异或门信号，第四输入端接收数据流AtmRx_Data的第2位的数据，而输出端输出一第三十二异或门信号。

异或门889的第一输入端接收第二十六异或门信号，第二输入端接收第二十五异或门信号，第三输入端接收数据流AtmRx_Data的第1位的数据，而输出端输出一第三十三异或门信号以做为特征码Syndrome的第1位。

异或门890的第一输入端接收第二十六异或门信号，第二输入端接收数据流AtmRx_Data的第0位的数据，而输出端输出一第三十四异或门信号。

反相器891的输入端接收第二十八异或门信号，而输出端输出一第一反相器信号以做为特征码Syndrome的第6位。反相器892的输入端接收第三十异或门信号，而输出端输出一第二反相器信号以做为特征码Syndrome的第4位。反相器892的输入端接收第三十二异或门信号，而输出端输出一第三反相器信号以做为特征码Syndrome的第2位。反相器893的输入端接收第三十四异或门信号，而输出端输出一第四反相器信号以做为特征码Syndrome的第0位。

综上所述，在图8D中，也是凭借除法器，对所取得的字节数据进行一除以(X⁸+X²+X+1)的除法，而来取得特征码，差别在于在图8D所示例子中，一次并列取用信元中的五个字节进行检测运算，在此之下，不须对有效载荷部分进行补偿修正。取得特征码的作用与图8A所示相同。

图8E绘示本发明的信头错误检验寄存器的又一较佳实施例的方块图。在图8E中，信头错误检验寄存器410”的电路构架与图8A的电路构架的不同之处，其在于图8E的电路构架多出由多任务器817与或门815所组成的节电装置，且或门815的输入端接收字节指针器404(参考图4)所送出的指针信号Ptr_L4与Ptr_Max，而或门815的输出端输出一或门信号OR至多任务器817，而且节电装置仅在传输汇聚子层电路接收各信元的最后一字节后，以及各信元中最前特定数量位组数时，才进行信头检测，其中最前特定数量位组数为5个位元组。多任务器817的输入端1接收模数2加法器816’所送出的字节数据ADD2，多任务器817的输入端0接收字节数据0x00，而多任务器817的输出端输出多任务字节数据SEL至D型触发器806’，此多任务字节数据SEL是根据或门信号OR来选择字节数据ADD2或字节数据0x00做为多任务器817输出的字节数据。图8E其余的构件与图8A所示的构件相同，在此赋予相同标号并省略其说明。

在图8e中增加多任务器817与或门815的目的，在于其传输汇聚子层302(参考图4)在非搜寻状态下，也就是预备、完全同步、及保留状态下，信头错误检验寄存器410”不需要对信元的每一个字节侦测是否为信头，而仅在每一个信元的最后一个字节之后(即指针信号Ptr_Max)，以及在每一个信元的前四个字节(即指针信号Ptr_L4)，进行检查即可，用以节电，避免不必要的运算。

在图4中，数据处理管路408接收解数据帧306(参考图3)所送出的数据流AtmRx_Data的字节的数据，数据流允许信号AtmRx_Hit可使数据处理管路408允许工作，数据处理管路408根据信元同步状态机402所送出的状态信号与字节指针器404所送出的指针信号来暂存数据流AtmRx_Data的字节的数据。将所暂存的数据流AtmRx_Data的字节数据可被送至信头错误检验寄存器410中，供其在判断是否有接收到信头时，作为补偿修正用，或被送至信头错误检验寄存器410中，供判断是否收到信头。数据流AtmRx_Data的字节数据并可以以并列方式送出两个双字的数据(即64位的数据)给反倒频器412，使其可以解出一双字数据给缓冲器304。

图9绘示本发明的数据处理管路的一较佳实施例的电路图。在图9中，数据处理管路408中的或门922的输入端接收下信元同步状态机402(图9的说明皆参考图4)所送出的状态信号NS_Hunting，或门922的反相输入端接收字节指针器404所送出的指针信号Ptr_03，而或门922的输出端输出信号OR1。与门920的第一输入端接收或门922所送出的信号OR1，与门920的第二输入端接收数据流允许信号AtmRx_Hit，而与门920的输出端输出一第一允许信号Pipe_Ena1至D型触发器902、D型触发器904、D型触发器906与D型触发器908的允许端ENA。

D型触发器902的时钟端CLK在接收一个同步时钟的周期，D型触发器902的允许端ENA接收第一允许信号Pipe_Ena1使D型触发器902允许，从D型触发器902的输入端D接收数据流AtmRx_Data的字节的数据，而由D型触发器902的输出端Q输出字节数据Pipe1。

D型触发器904的ENA时钟脉冲端CLK在接收一个同步时钟脉冲的周期，D型触发器904的允许端ENA接收第一允许信号Pipe_Ena1使D型触发器904允许，从D型触发器904的输入端D接收字节数据Pipe1，而由D型触发器904的输出端Q输出字节数据Pipe2。

D型触发器906的时钟脉冲端CLK在接收一个同步时钟脉冲的周期，D型触发器906的允许端ENA接收第一允许信号Pipe_Ena1使D型触发器906允许，从D型触发器906的输入端D接收字节数据Pipe2，而由D型触发器906的输出端Q输出字节数据Pipe3。

D型触发器908的时钟脉冲端CLK在接收一个同步时钟脉冲的周期，D型触发器908的允许端ENA接收第一允许信号Pipe_Ena1使D型触发器908允许，从D型触发器908的输入端D所接收的字。节数据Pipe3，而由D型触发器908的输出端Q输出字节数据Pipe4。

其中，根据指针信号Ptr_03与状态信号NS_Hunting来使字节数据Pipe1、字节数据Pipe2、字节数据Pipe3与字节数据Pipe4以字节串行方式由上一个D型触发器送至下一个D型触发器，而字节数据Pipe1、字节数据Pipe2、字节数据Pipe3与字节数据Pipe4也可以并列的方式，送出双字的数据(即32位的数据)至反倒频器412。而指针信号Ptr_03会控制D型触发器902，使D型触发器902在收完第4字节H3后，要收入第5个字节HEC时被失效，而不会收入信头错误检验HEC，借此而将信头错误检验去除，避免稍后被取入反倒频器中受到反倒频。

或门928的输入端接收信元同步状态机402所送出的状态信号NS_Hunting，或门928的反相输入端接收字节指针器404所送出的指针信号Ptr_3t6，而或门928的输出端输出信号OR2。与门930的第一输入端接收或门928所送出的信号OR2，与门930的第二输入端接收数据流允许信号AtmRx_Hit，而输出端输出一第二允许信号Pipe_Ena2至D型触发器934。

D型触发器934的时钟脉冲端CLK接收一同步时钟脉冲信号，D型触发器934的允许端ENA接收与门930所送出的第二允许信号Pipe_Ena2，使D型触发器934启动，从D型触发器934的输入端D接收触发器908的输出，D型触发器934的输出端Q除了输出至触发器910外，并经过管线Pipe5被输出至信头错误检验寄存器410，供使数据处理管路408所取入的有效载荷数据可被送至检查器410，作补偿修正用。还有，通过使第二允许信号Pipe_Ena2在数据处理管路408取入一信元的第4至第7个字节时被使失效(也就是Ptr 3t6)，将可使数据处理管路408所取入的信头数据H0～H3在此被挡掉，不会被后送至以下的触发器中，而使反倒频器412在后续反倒频时，将只会取得信元中的有效载荷部分进行反倒频。另外，触发器934在数据处理管路收入第8个字节后，则又被允许，使有效载荷部分的数据可被后送至其它触发器，并被送入检查器410中作补偿。

在数据处理管路408中的与门932的反相输入端接收字节指针器404所送出的指针信号Ptr_3t6，与门932的输入端接收数据流允许信号AtmRx_Hit，而与门932的输出端输出一第三允许信号Pipe_Ena3至D型触发器910、D型触发器912、D型触发器914、D型触发器916与D型触发器918。

D型触发器910的时钟脉冲端CLK接收一同步时钟脉冲信号，D型触发器910的允许端ENA接收一第三允许信号Pipe_Ena3使D型触发器910允许，D型触发器910的输入端D接收触发器934之输出，而其输出端Q输出至触发器912并被引出一数据Pipe6。

D型触发器912的时钟脉冲端CLK接收一同步时钟脉冲信号，允许端ENA接收第三允许信号Pipe_Ena3使D型触发器912允许，输入端D接收触发器910的输出，输出端Q输出至触发器914并被引出一数据Pipe7。

D型触发器914的时钟脉冲端CLK接收一同步时钟脉冲信号，允许端ENA接收第三允许信号Pipe_Ena3使D型触发器914允许，输入端D接收触发器912的输出，输出端Q输出至触发器916并被引出一数据Pipe8。

D型触发器916的时钟脉冲端CLK接收一同步时钟脉冲信号，允许端ENA接收第三允许信号Pipe_Ena3使D型触发器916允许，输入端D接收触发器914的输出，输出端Q输出至触发器918并被引出一数据Pipe9。

D型触发器918的时钟脉冲端CLK接收一同步时钟脉冲信号，允许端ENA接收第三允许信号Pipe_Ena3使D型触发器918允许，输入端D接收触发器916的输出信号的第零位至第二位的数据，输出端Q输出一3位数据Pipe10。

其中，当连续所接收的信元计算信头所得到的特征码为0x00时，信元中的有效载荷(参考图1)必须进行反倒频的工作，而数据Pipe6的第三位至第七位、数据Pipe7、数据Pipe8、数据Pipe9与3位数据Pipe10共32位，被送至反倒频器412，以做为反倒频器412将有效载荷进行反倒频的参考数据的用。

根据上述电路图，可知数据处理管路408在接收并同时暂存字节数据的同时，并分段被允许，借此以达成一供其它相关组件共同取用数据的目的。也就是，受第一允许信号Pipe_Ena1控制的触发器9O2、904、906、908为第一段；受第二允许信号Pipe_Ena2控制之触发器934为第二段；受第三允许信号PipeEna3控制的触发器910、912、914、916、918为第三段。

其中，在未发现信头的搜寻状态下，第一、二、三段都会被允许。当发现信头，且已取入信头的前四个字节后，根据来自字节指针器的信号Ptr03、Ptr3t6，第一、二、三段将被防止取入，借此以挡掉错误句柄HEC的取入；过了信元的第五字节接收时钟脉冲后，第一段恢复允许，第二、三段继续被防止取入至第7个字节被取入数据处理管路408后，借此挡掉信头数据H0～H3，防止其被送至后续触发器，但另一方面让后续的有效载荷数据可以继续依序进入数据处理管路408；之后，即继续被允许，直到信元接收完。

在图4中，反倒频器412接收数据处理管路408所送出的64位的数据(即数据Pipe1、数据Pipe2、数据Pipe3、数据Pipe4、数据Pipe6的第三位至第七位、数据Pipe7、数据Pipe8、数据Pipe9与3位数据Pipe10)，反倒频器412根据字节指针器404所送出的指针信号，将具有倒频格式的双字数据(即数据Pipe1、Pipe2、Pipe3与Pipe4)做异或运算，以得到经反倒频的一双字数据RxBuf_WrData，并且将此双字数据RxBuf_WrData送至缓冲器304(参考图3)。

图10绘示本发明的反倒频器的一较佳实施例的电路图。在图10中，反倒频器412中的多任务器1002的多重字节输入端0接收来自数据处理管路408(参考图4)所送出的数据Pipe6的第三位至第七位、数据Pipe7、数据Pipe8、数据Pipe9与3位数据Pipe10等数据，多任务器1002的多重字节输入端1接收0x00000000，多任务器1002的选择端SEL接收字节指针器404(参考图4)所送出的指针信号Ptr_03，此指针信号Ptr_03控制多任务器1002的多重字节输出端输出一多重字节数据MUX是数据Pipe6的第三位至第七位、数据Pipe7、数据Pipe8、数据Pipe9与3位数据Pipe10的数据或是0x00000000的数据。

异或门1004的第一多重字节输入端接收字节数据Pipe1、字节数据Pipe2、字节数据Pipe3与字节数据Pipe4的数据，异或门1004的第二多重字节输入端接收多任务器1002所输出的多重字节数据MUX，异或门1004将第一多重字节输入端与第二多重字节输入端分别所接收的32位的数据做异或运算，其运算所得到的双字数据RxBuf_WrData由多重字节输出端送至缓冲器304(参考图3)。

发射系统在未传送接收系统所需要的信元之前，为了使发射系统与接收系统的数据传输可以同步，发射系统会先传送空闲信元至接收系统。在图4中，当空闲信元标识符414接收到数据流允许信号AtmRx_Hit，可使空闲信元标识符414允许，且空闲信元标识符414收到空闲信元时，便会送出一空闲信元信号至缓冲器写入控制器416，以通知缓冲器写入控制器416此时的信元为空闲信元。

如图11A绘示空闲信元的数据格式所示，空闲信元的数据格式为信头中的字节H0～H2的数据皆为0x00，信头中的字节H3的数据为0x01，信头中的信头错误检验HEC的数据为0x52。

图11B绘示本发明的空闲信元标识符的一较佳实施例的电路图。在图11B中，空闲信元标识符414中的异或门1102的第一输入端接收数据处理管路408(图11B的说明皆参考图4)所送出的字节数据Pipe1的第0位的数据，异或门1102的第二输入端接收字节指针器404所送出的指针信号Ptr_03，而异或门1102的输出端输出一信号XOR_S。

或门1104的第一输入端接收D型触发器1112所送出的非空闲信元信号Data_Cell，第二输入端到第八输入端接收数据处理管路408所送出的字节数据Pipe1的第七位到第一位的数据，第九输入端接收异或门1102所送出的信号XOR_S，而或门1104的输出端输出一信号OR_S1。

或门1106的第一输入端接收字节指针器404所送出的指针信号Ptr_Max，或门1106的第二输入端接收字节指针器404所送出的指针信号Ptr_L4，而或门1106的输出端输出一信号OR_S2。与门1110的输入端接收或门1104所送出的信号OR_S1，或门1106的反相输入端接收字节指针器404所送出的指针信号Ptr_Max，而与门1110的输出端输出一信号AND_S。

与门1108的第一输入端接收或门1106所送出的信号OR_S2，与门1108的第二输入端接收数据流允许信号AtmRx_Hit，而与门1108的输出端输出一允许信号AND_Ena。

D型触发器1112的输入端D接收信号AND_S，D型触发器1112的允许端ENA接收与门1108所送出的允许信号AND_Ena，D型触发器1112的时钟脉冲端CLK在接收同步时钟脉冲时，由D型触发器1112的输出端Q输出非空闲信元信号Data_Cell，由D型触发器1112的反相输出端Q输出空闲信元信号Ide1_Cell。

在图11B中，当空闲信元标识符414的电路接收到非空闲信元的数据格式时，经过空闲信元标识符414中的数个逻辑门判断，而由D型触发器1112送出非空闲信元信号Data_Cell至缓冲器写入控制器416。

在图4中，缓冲器写入控制器416接收数据流允许信号AtmRx_Hit使缓冲器写入控制器416允许，缓冲器写入控制器416根据字节指针器404所送出的指针信号、信元同步状态机402所送出的状态信号、缓冲器304(参考图3)所送出的写入请求的信号RxBuf_WrReq与空闲信元标识符414所送出的非空闲信元信号Data_Cell，来判断是否要将信元送到缓冲器304(参考图3)。如果信元不是空闲信元时，则缓冲器写入控制器416送出写入的信号RxBuf_WrHit至缓冲器304(参考图3)，以通知缓冲器304(参考图3)接收反倒频器412所送出的双字的数据。若缓冲器304(参考图3)的数据写满时，缓冲器304(参考图3)所送的信号WrReq会通知缓冲器写入控制器416，当反倒频器412要送出双字的数据至缓冲器304(参考图3)，则缓冲器写入控制器416会送出一溢出信号RxBuf_Ovf至上层系统。

图12绘示本发明的缓冲器写入控制器的一较佳实施例的电路图。在图12中，缓冲器写入控制器416中的或门1202的第一输入接收字节指针器404(图12的说明皆参考图4)所送出的指针信号Ptr_03，或门1202的第二输入端接收空闲信元标识符414所送出的非空闲信元信号Data_Cell，或门1202的输出端输出信号OR。

与门1204的第一输入端接收或门1202所送出的信号OR，与门1204的第二输入端接收信元同步状态机402所送出的状态信号NS_Corsync，与门1204的第三输入端接收字节指针器404所送出的指针信号Prt_R3，与门1204的第四输入端接收数据流允许信号AtmRx_Hit，与门1204的输出端输出信号AND。

与门1206的第一输入端接收与门1204所送出的信号AND，与门1206的第二输入端接收缓冲器304(参考图3)所送出的请求写入信号RxBuf_WrReq，与门1206的输出端输出写入信号RxBuf_WrHit至缓冲器304(参考图3)。

与门1208的输入端接收与门1204所送出的信号AND，与门1208的反相输入端接收缓冲器304(参考图3)所送出的请求写入信号RxBuf_WrReq，与门1208的输出端输出溢出信号RxBuf_Ovf至上层系统。

在图12中，当数据写入缓冲器304(参考图3)已写满时，缓冲器304(参考图3)所送出的请求写入信号RxBuf_WrReq为’0’，如果此时反倒频器412(参考图4)还要将双字数据写入缓冲器304(参考图3)内，则缓冲器写入控制器416会送出溢出信号RxBuf_Ovf为’1’至上层系统，以通知上层系统缓冲器304(参考图3)已写满数据。

第二具体实施方式

图13绘示本发明另一种异步传输模式传输汇聚子层电路的系统方块图。在图13中，传输的接收端的异步传输模式传输汇聚子层1300的电路构架与图4的电路构架的不同之处，其在于图13的电路构架多一信头位错误修正器1304，且此信头位错误修正器1304有信号送至反倒频器1502，其余与图4所示的构件相同，在此赋予相同标号并省略其说明。

在信头错误检验寄存器410计算信头(参考图1)而得到的特征码时，若发生一位的数据错误时，则信头错误检验寄存器410将发生一位的数据错误的特征码送至信头位错误修正器1304。如图14绘示一供修正一位错误的修正码对照表所示，信头位错误修正器1304是具有一信头位错误校正表的功能，例如，当信头的第0位的数据错误时，则信头错误检验寄存器410所送出的8位的特征码是0x07，信头位错误修正器1304根据图14的信头位错误校正表是得到0x0000001的32位的修正码，并且将此修正码送至反倒频器1502。若所接收的信头是正确的或是发生二位以上(含二位)的数据错误时，此时，信头错误检验寄存器410计算得到的特征码在信头位错误修正器1304中是设为default，并且由信头位错误修正器1304送出的修正码为0x00000000至反倒频器1502，也就是说不予修正。

图15绘示本发明的一连接信头位错误修正器的反倒频器的一较佳实施例的电路图。在图15中，反倒频器1502中的多任务器1504所接收的数据必须做修正。多任务器1504的第一多重字节输入端接收字节数据Pipe6的第三位至第七位、字节数据Pipe7、字节数据Pipe8、字节数据Pipe9与3位数据Pipe10的数据，第二多重字节输入端接收由信头位错误修正器1304所送出的32位的修正码，SEL端接收字节指针器404(参考图13)所送出的指针信号Ptr_03，此指针信号Ptr_03控制多任务器1504的多重字节输出端，以选择输出字节数据Pipe6的第三位至第七位、字节数据Pipe7、字节数据Pipe8、字节数据Pipe9与3位数据Pipe10的数据或是32位的修正码。如此，当信元中的信头发生一位的数据错误时，便可凭借信头位错误修正器1304来修正，以得到正确的信头数据。

因此，本发明的优点是对于完成数据的同步接收、检查信头、反倒频及数据格式的重整等工作，其电路可以最佳化来设计电路构架，并且对于处理其工作所花费的时间可以缩短。

本发明的另一优点是对于所接收的信元，其在传输上发生一位错误时，只要增加简单的修正电路即可轻易地达到修正的功能，并不会使系统电路设计复杂而使得成本增加。

综上所述，虽然本发明已以较佳实施例公开如上，然其并非用以限定本发明，任何熟悉此技术者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当视后附的权利要求书所界定者为准。

Claims (26)

1.一种异步传输用接收器的传输汇聚子层电路，用以在一来自解数据帧器的数据流允许信号的允许下，接收由解数据帧器所送出的信元，且信元由分属一信头与一有效载荷的多个字节所组成，其特征在于：传输汇聚子层电路包括：

一数据处理管路，用以依序接收并暂存信元的数个字节数据；

一信头错误检验寄存器，用以接收字节数据，并送出一代表信头是否有出现的特征码；

一空闲信元标识符，用以判断数据处理管路所接收的信元是否为一非空闲信元；

一信元同步状态机，用以根据特征码的内容及次数，来判断信元的传输状态，并送出一代表目前状态的状态信号，且状态至少包含有一搜寻状态与一完全同步状态；

一字节指针器，用以送出一指针信号，指针信号用以标示数据处理管路新接收的字节在所属信元中的序数，并作为新接收字节经转换为相对应字后要被存入一缓冲器时的地址指针；

一反倒频器，用以对数据处理管路所暂存的数个字节数据进行反倒频，并将其结果送给缓冲器；

一缓冲器写入控制器，用以在空闲信元标识符与信元同步状态机的允许下，依据字节指针器的指示，使经反倒频器反倒频后的数据写入缓冲器。

2.如权利要求1所述的电路，其特征在于：其还包含一信元计数器，用以在信元同步状态机要由搜寻状态进入完全同步状态，与由完全同步状态回到搜寻状态前，根据字节指针器所送出的指针信号，先计数状态改变后已收信元的数量，使确定是否要进入完全同步状态与回到搜寻状态。

3.如权利要求1所述的电路，其特征在于：信头错误检验寄存器对所收入的字节进行序列式检测，且具有一补偿电路，且补偿电路有一补偿源，其取自数据处理管路中所暂存的有效载荷数据。

4.如权利要求1所述的电路，其特征在于：信头错误检验寄存器通过从数据处理管路上并列取入最新五个字节数据，除以(X⁸+X²+X+1)而得特征码。

5.如权利要求1所述的电路，其特征在于：信元同步状态机会输出一代表下一状态的下一状态信号；且其中字节指针器包含有一译码器，译码器会进一步根据字节指针器所输出的指针信号，输出一代表数据处理管路已取入信元中的第四个字节的第四字节信号；字节指针器利用第四字节信号，与下一状态信号，使一对应于信元的第六字节数据的指针信号，同于一对应于信元的第五字节数据的指针信号。

6.如权利要求1所述的电路，其特征在于：数据处理管路分为串行的第一、第二、第三区段三个区段暂存区，第一区段在数据处理管路接收到信头后，被暂时使失效，以防止数据处理管路取入信头错误检验，第二区段、第三区段在信头错误检验被防止取入后，数据处理管路持续接收后续有效载荷数据时，被暂时使失效一段时间，使通过避免将信头数据移入后续第三区段中而消除之。

7.如权利要求1所述的电路，其特征在于：反倒频器自数据处理管路中，并列取得一供解出一字数据的字节数据，且在对信头数据进行反倒频时，以一随机值作为反倒频参数，而在对有效载荷数据进行反倒频时，则以数据处理管路先前所接收到且尚存于其中的数据作为反倒频参数。

8.如权利要求1所述的电路，其特征在于：还包括一信头位错误修正器，其通过判断所接收的信头的特征码，而在信头数据发生单一位错误时，依据一信头位错误校正表，送出错误信头的特征码所对应的修正码给反倒频器，使反倒频器在对信头数据进行反倒频时，解出正确的信头数据。

9.如权利要求8所述的电路，其特征在于：修正器在信头数据没有发生位错误以及错误位数在两个以上时，送出一不作修正的随机码给反倒频器。

10.如权利要求2所述的电路，其特征在于：其中：

所述信元同步状态机，用以接收数据流允许信号、信元计数器的一计数信号、特征码与字节指针器的指针信号，数据流允许信号允许信元同步状态机，信元同步状态机根据计数信号、特征码与指针信号来判断是否要改变目前的状态，并送出对应其状态的多个状态信号；

所述信元计数器，用以接收数据流允许信号、字节指针器的指针信号与对应所述信元同步状态机的状态信号，所述数据流允许信号允许所述信元计数器，并根据状态信号来累加一计数值达到对应其状态的一设定值后，送出所述计数信号至所述信元同步状态机；

所述字节指针器，用以接收所述数据流允许信号，计数出一计数值为所述信元中目前的一字节数据的地址，所述计数值中最高有效的多个位的数据送至所述缓冲器以作为地址指针之用，并将其数据编码成指针信号；

所述数据处理管路，用以接收所述数据流允许信号、状态信号、指针信号与所述信元，所述数据流允许信号允许所述数据处理管路，根据状态信号与指针信号而呈管状接收与暂存所述信元，将暂存的所述信元送至所述信头错误检验寄存器，也可将所述信元的所述字节数据转换成一多重字节数据；

所述反倒频器，用以接收所述多重字节数据，根据指针信号，将具有倒频格式的所述多重字节数据做异或运算，以得到多重字符组数据；

所述空闲信元标识符，用以接收所述信元、所述数据流允许信号与指针信号，所述数据流允许信号允许所述空闲信元标识符，根据指针信号来判断所述信元是否为所述非空闲信元，而判断的结果可得到一非空闲信元信号；

所述缓冲器写入控制器，可接收所述数据流允许信号、指针信号、所述非空闲信元信号、信元同步状态机传来的状态信号与所述缓冲器所送出的一写入请求信号，所述数据流允许信号允许所述缓冲器写入控制器，根据指针信号、状态信号与非所述空闲信元信号来判断是否可将所述多重字符组写入所述缓冲器，将判断结果送出一写入信号至所述缓冲器，若所述缓冲器的数据写满时，所述缓冲器送出一非请求写入信号至所述缓冲器写入控制器，则所述缓冲器写入控制器送出一溢出信号。

11.如权利要求2所述的电路，其特征在于：其中所述信元同步状态机所判断的状态包括：

信头寻找状态，为初始设定状态；

预备同步状态，当新接收的特征码为一特定码时进入此状态；

完全同步状态，当新接收的特征码为所述特定码且累计达一第一特定值DELTA时，进入此状态；

保留同步状态，在所述完全同步状态下，当新接收的特征码不为所述特定码时，进入此状态，且在不为特定码的次数累计达一第二特定值ALPHA-1时，由保留同步状态进入所述信头寻找状态，但若未达所述第二特定值ALPHA-1，且所述特征码为特定码时，则由保留同步状态回到完全同步状态。

12.如权利要求11所述的电路，其特征在于：所述信元同步状态机包括：

一下一状态估算机器，在不同的状态下，根据一目前状态码、所述计数信号、所述特征码与指针信号，来估算出一下一状态码；

一D型触发器，由数据流允许信号允许所述D型触发器，在一同步时钟脉冲的周期中，将下一状态码作为目前状态码输出；

一译码器，将目前状态码与下一状态码分别译码成多个目前状态信号与多个下一状态信号。

13.如权利要求11所述的电路，其特征在于：所述信元计数器包括：

一与门，具有第一输入端、第二输入端与输出端，所述第一输入端接收指针信号，所述第二输入端接收数据流允许信号，所述输出端输出一与门信号；

一或非门，具有第一输入端、第二输入端与输出端，所述第一输入端接收所述信元同步状态机所送出的一目前寻找状态信号，所述第二输入端接收所述信元同步状态机所送出的一目前完全同步状态信号，所述输出端输出一或非门信号；

一计数器，具有一允许端、一清除端、一时钟脉冲端与输出端，允许端接收与门信号，清除端接收或非门信号，时钟脉冲端接收同步时钟脉冲，输出端输出一计数值；

一多任务器，具有第一输入端、第二输入端、一选择端与输出端，所述第一输入端接收所述第一特定值DELTA，所述第二输入端接收所述第二特定值ALPHA-1，所述选择端接收所述信元同步状态机所送出的一预备同步状态信号，所述输出端输出一选择默认值；

一比较器，具有第一输入端、第二输入端与输出端，第一输入端接收计数值，第二输入端接收选择默认值，当所述计数值与所述选择默认值相等时，则所述输出端输出所述计数信号。

14.如权利要求11所述的电路，其特征在于：所述字节指针器包括：

一第一或门，具有一输入端、一反相输入端与一输出端，所述输入端接收所述信元同步状态机所送出的一下一信头寻找状态信号，所述反相输入端接收指针信号，所述输出端输出一第一或门信号；

一D型触发器，具有输入端、一允许端、一时钟脉冲端与输出端，所述输入端接收所述第一或门信号，所述允许端接收所述数据流允许信号，所述时钟脉冲端接收同步时钟脉冲，所述输出端输出一屏蔽信号；

一多任务器，具有一第一输入端、一第二输入端、一选择端与输出端，所述第一输入端接收一第一输入值DELTA，所述第二输入端接收一第二输入值ALPHA-1，所述选择端接收下一信头寻找状态信号，以决定输出所述第一输入值DELTA与所述第二输入值ALPHA-1选择其一，来做为一多任务信号，所述输出端输出多任务信号；

一第二或门，具有第一输入端、第二输入端与输出端，第一输入端接收下一信头寻找状态信号，所述第二输入端接收指针信号，所述输出端输出一第二或门信号；

一与门，具有第一输入端、第二输入端与输出端，第一输入端接收信元允许信号，所述第二输入端接收屏蔽信号，所述输出端输出一与门信号；

一计数器，具有输入端、一加载端、允许端、时钟脉冲端与输出端，输入端接收多任务信号，所述加载端接收第二或门信号，允许端接收与门信号，所述时钟脉冲端接收同步时钟脉冲，所述输出端输出计数值，当所述与门信号为’1’时，且所述第二或门信号为’0’，所述计数值加1后由所述输出端输出，当所述与门信号为’1’，且所述第二或门信号为’1’时，所述输出端输出所述多任务信号；

一译码器，可接收计数值，将计数值译码成指针信号。

15.如权利要求1所述的电路，其特征在于：信头错误检验寄存器包括：

一余数补偿单元，接收数据处理管路所送出的字节，将字节的数据做异或运算，以得到一余数补偿数据；

一第一模数2加法器，将信元中的字节的数据与余数补偿数据做模数2加法运算，以得到一第一加法数据；

一第二模数2加法器，将第一加法数据与一商数反馈数据做模数2加法运算，以得到一第二加法数据；

一D型触发器，具有一输入端、一输出端、一允许端与一时钟脉冲端，时钟脉冲端接收同步时钟脉冲，允许端接收数据流允许信号，以使所述D型触发器触发，将所述输入端所接收的第二加法数据，所述输出端输出一触发器数据；

一商数反馈单元，将所述D型触发器所送出的所述触发器数据做异或运算，以得到商数反馈数据；

多个反相器，将所述D型触发器所送出的所述触发器数据的部分位做反相运算，经反相运算的部分位与所述触发器数据未经反相运算的部分字节成所述特征码。

16.如权利要求1所述的电路，其特征在于：其中所述数据处理管路包括：

一第一或门，具有一输入端、一反相输入端与一输出端，所述输入端接收的状态信号，所述反相输入端接收的指针信号，所述输出端输出一第一或门信号；

一第一与门，具有一第一输入端、一第二输入端与输出端，所述第一输入端接收所述第一或门信号，所述第二输入端接收数据流允许信号，所述输出端输出一第一与门信号；

一第一D型触发器，具有一字节输入端、一时钟脉冲端、一允许端与一字节输出端，字节输入端接收信元的字节数据，时钟脉冲端接收同步时钟脉冲，允许端接收第一与门信号使第一D型触发器触发，由字节输出端输出一第一延迟字节数据；

一第二D型触发器，具有字节输入端、时钟脉冲端、允许端与字节输出端，字节输入端接收第一延迟字节数据，时钟脉冲端接收同步时钟脉冲，允许端接收第一与门信号使第二D型触发器触发，由字节输出端输出一第二延迟字节数据；

一第三D型触发器，具有字节输入端、时钟脉冲端、允许端与字节输出端，字节输入端接收第二延迟字节数据，时钟脉冲端接收同步时钟脉冲，允许端接收第一与门信号使第三D型触发器触发，由字节输出端输出一第三延迟字节数据；

一第四D型触发器，具有字节输入端、时钟脉冲端、允许端与字节输出端，字节输入端接收第三延迟字节数据，时钟脉冲端接收同步时钟脉冲，允许端接收第一与门信号使第三D型触发器触发，由字节输出端输出一第四延迟字节数据；

一第二或门，具有输入端、反相输入端与输出端，输入端接收状态信号中的一个状态信号，反相输入端接收的指针信号，输出端输出一第二或门信号；

一第二与门，具有第一输入端、第二输入端与输出端，第一输入端接收第二或门信号，第二输入端接收数据流允许信号，输出端输出一第二与门信号；

一第五D型触发器，具有字节输入端、时钟脉冲端、允许端与字节输出端，字节输入端接收第四延迟字节数据，时钟脉冲端接收同步时钟脉冲，允许端接收第二与门信号使第五D型触发器触发，由字节输出端输出一第五延迟字节数据；

一第三与门，具有输入端、反相输入端与输出端，反相输入端接收指针信号，输入端接收数据流允许信号，输出端输出一第三与门信号；

一第六D型触发器，具有字节输入端、时钟脉冲端、允许端与字节输出端，字节输入端接收第五延迟字节数据，时钟脉冲端接收同步时钟脉冲，允许端接收第三与门信号使第六D型触发器触发，由字节输出端输出一第六延迟字节数据；

一第七D型触发器，具有字节输入端、时钟脉冲端、允许端与字节输出端，字节输入端接收第六延迟字节数据，时钟脉冲端接收同步时钟脉冲，允许端接收第三与门信号使第七D型触发器触发，由字节输出端输出一第七延迟字节数据；

一第八D型触发器，具有字节输入端、时钟脉冲端、允许端与字节输出端，字节输入端接收第七延迟字节数据，时钟脉冲端接收同步时钟脉冲，允许端接收第三与门信号使第八D型触发器触发，由字节输出端输出一第八延迟字节数据；

一第九D型触发器，具有字节输入端、时钟脉冲端、允许端与字节输出端，字节输入端接收第八延迟字节数据，时钟脉冲端接收同步时钟脉冲，允许端接收第三与门信号使第九D型触发器触发，由字节输出端输出一第九延迟字节数据；

一第十D型触发器，具有一字节输入端、时钟脉冲端、允许端与字节输出端，字节输入端接收第九延迟字节数据的最低的三个位，时钟脉冲端接收同步时钟脉冲，允许端接收第三与门信号使第十D型触发器触发，由字节输出端输出一第十延迟字节数据。

17.如权利要求16所述的电路，其特征在于：其中反倒频器包括：

一多任务器，具有一第一多重字节输入端、一第二多重字节输入端、一选择端与一多重字节输出端，第一多重字节输入端接收第六延迟字节数据的最高的五个位的数据、第七延迟字节数据、第八延迟字节数据、第九延迟字节数据与第十延迟字节数据，第二多重字节输入端接收32位皆为’0’的数据，选择端接收指针信号，多重字节输出端输出一多任务多重字节数据；

一异或门，具有第一多重字节输入端、第二多重字节输入端与多重字节输出端，第一多重字节输入端接收第一延迟字节数据、第二延迟字节数据、第三延迟字节数据与第四延迟字节数据，第二多重字节输入端接收多任务多重字节数据，多重字节输出端输出字符组数据。

18.如权利要求16所述的电路，其特征在于：空闲信元标识符包括：

一异或门，具有一第一输入端、一第二输入端与一输出端，第一输入端接收第一延迟字节数据的第零位的数据，第二输入端接收指针信号，输出端输出一异或门信号；

一第三或门，具有多个输入端与一输出端，输入端接收一非空闲信元信号、第一延迟字节数据的第一位到第七位的数据与反异或门信号，输出端输出一第三或门信号；

一第四或门，具有一第一输入端、一第二输入端与一输出端，第一输入端接收指针信号，第二输入端接收另一个指针信号，输出端输出一第四或门信号；

一第四与门，具有一输入端、一反相输入端与一输出端，输入端接收第三或门信号，反相输入端接收指针信号，输出端输出一第四与门信号；

一第五与门，具有一第一输入端、一第二输入端与一输出端，第一输入端接收第四或门信号，第二输入端接收信元允许信号，输出端输出一第五与门信号；

一D型触发器，具有一输入端、允许端、时钟脉冲端、输出端与一反相输出端，输入端接收第四与门信号，允许端接收第五与门信号以使D型触发器触发，在时钟脉冲端接收同步时钟脉冲时，由输出端输出非空闲信元信号，反相输出端输出空闲信元信号。

19.如权利要求1所述的电路，其特征在于：缓冲器写入控制器包括：

一或门，具有一第一输入端、一第二输入端与一输出端，第一输入接收指针信号，第二输入端接收非空闲信元信号，输出端输出一或门信号；

一第一与门，具有一第一输入端、一第二输入端、一第三输入端、一第四输入端与一输出端，第一输入端接收或门信号，第二输入端接收状态信号，第三输入端接收指针信号，第四输入端接收数据流允许信号，输出端输出一第一与门信号；

一第二与门，具有一第一输入端、一第二输入端与一输出端，第一输入端接收第一与门信号，第二输入端接收缓冲器所送出的一请求写入信号，输出端输出写入信号；

一第三与门，具有一输入端、一反相输入端与一输出端，输入端接收第一与门信号，反相输入端接收请求写入信号，输出端输出溢出信号。

20.一种异步传输用接收器的传输汇聚子层的操作方法，用以接收一由解数据帧器所送出的信元与一数据流允许信号，信元由分属一信头与一有效载荷的多个字节所组成，其特征在于：操作方法的步骤包括：

利用一数据处理管路来接收多个字节数据，数据处理管路可依序接收并暂存一预设数量字节数据；

利用一信头错误检验寄存器，来同步接收多个字节数据，并判断是否正在接收一信头，并送出一代表信头是否有出现的特征码；

判断数据处理管路所接收的信元是否为非空闲信元；

利用一信元同步状态机来根据特征码判断接收状态是否由一搜寻状态进入一完全同步状态；

利用一反倒频器，在进入完全同步状态后，并列取入数据处理管路中足解出一字的字节数据，进行反倒频；

利用一字节指针器，根据信元同步状态机所指出的状态，输出一指针信号，用以指出新接收字节所属信元中的序数，以及反倒频器所解出的数据所要被储存的地址。

21.如权利要求20所述的方法，其特征在于：其中还包括一信头数据修正步骤，用以在根据所收到的信头数据的特征码，判断信头数据有单位元错误时，根据一校正表，送出一修正码给反倒频器。

22.如权利要求20所述的方法，其特征在于：数据处理管路接收步骤包含：

一信元接收步骤，用以接收信元中的任何字节数据；

一信头错误检验删除步骤，在取入信头的主要数据后，使一第一部分暂存信头主要数据的数据处理管路使失效，而防止信头错误检验被数据处理管路取入；

一信头删除步骤，在防止信头错误检验取入后，且数据处理管路持续接收后续有效载荷数据时，使一第二部分数据处理管路使失效一段时间，通过防止信头数据被移位暂存在剩余数据处理管路中而消除之。

23.如权利要求20所述的方法，其特征在于：其还包含一第一信元计数步骤，用以在信元同步状态机要由搜寻状态进入完全同步状态前，根据字节指针器所送出的指针信号，先计数状态改变后已收信元的数量，确定是否要进入完全同步状态。

24.如权利要求20所述的方法，其特征在于：其还包含一第二信元计数步骤，用以在信元同步状态机要由完全同步状态回到搜寻状态前，根据字节指针器所送出的指针信号，先计数状态改变后已收信元的数量，确定是否要回到搜寻状态。

25.如权利要求20所述的方法，其特征在于：指针信号输出步骤包含一利用本身所输出的指针信号，以及一由信元同步状态机所输出的下一状态信号，使一对应于有效载荷的第一字节数据的指针信号，与一对应于信头错误检验的指针信号相同的步骤。

26.如权利要求20所述的方法，其特征在于：还包含一缓冲器地址设定步骤，用以取用指针信号的最高特定数量有效位，作为缓冲器存入地址。

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