CN1259801A - 变长码字解码器 - Google Patents

Abstract

一种变长码字解码器,响应具有多个时钟周期的时钟信号,并包括一顺序变长码字源(10),每变长码字表示一游程长度编码码字。一桶形移位器电路(20)耦合到码字源并在其输出端的较低有效位提供下一未解码变长码字。码字解码电路(30,40)耦合到桶形移位器输出端并在单个时钟周期中将表示0游程的游程长度码字的两个顺序变长码字解码;或在单个时钟周期中将表示0游程的游程长度码字和表示1游程的游程长度码字的两个顺序变长码字解码;及对单个时钟周期中所有变长码字解码。

Description

变长码字解码器

本发明涉及一种对连续变长码字解码的解码器，该变长码字将游程长度编码系数编码。本发明尤其涉及一种可用于对高清晰度电视(HDTV)视频数据信号中的变长码字解码的变长解码器(VLD)，所述视频数据信号已按照运动图像专家组(MPEG)国际标准进行编码。

在美国，已提出对高清晰度电视信号进行数字编码的标准。该标准基本上与国际标准化组织(ISO)的运动图像专家组(MPEG)提出的MPEG2标准相同。该标准在此称为MPEG标准且符合该标准的信号在此称之为MPEG或MPEG编码信号。在可从ISO得到并在此作为参考的名称为“信息技术-运动图像和相关音频的一般编码”，推荐技术标准H.262 ISO/IEC 13818.2；1995(E)的草拟内部标准(DIS)出版物中描述了这种标准。

MPEG2视频信号编码标准规定将表示图像的视频数据编码为二进制(数字)数据，该数据主要包括离散余弦变换(DCT)系数的一些块。这些系数被游程长度编码为固定尺寸的游程长度码字。然后每个游程长度编码的码字被霍夫曼编码为变长码字。在MPEG编码的HDTV信号中，DCT系数块必须以预定速率解码，以便正确地解码和显示被传输的图像。瞬时速度可依图像中的细节和运动而改变。然而，存在一种最大速率，在该速率下，游程长度编码的码字且因此变长码字在“最糟情形”图像时出现。该速率超过每秒100兆码字。已提出各种方法以这一速率对码字解码。

已提出的变长解码器(VLD)能够在合适的条件下在单个时钟周期中同时对多个变长码字解码。在现有技术的VLD中，所接收编码信号的许多位经桶形移位器并行提供到VLD的解码部分。这种VLD命名为并行解码器。选择位数至少为最大尺寸变长码字中的位数。这些位提供给查询表(LUT)，其预先配置有对应每一允许变长码字的条目。查询表中的每一条目包含变长码字表示的游程长度码字的值，以及变长码字的长度(即位数)。当码字被解码时，最近解码的变长码字中的若干并行位被移出桶形移位器，将桶形移位器中剩余的位移至其位置。如果有必要，数字位流中的后续位被插入桶形移位器。然后对桶形移位器中的剩余位进行处理以对下一码字解码。这种VLD可对单个时钟周期中的单个变长码字解码。

然而，如上所述，对于MPEG编码的HDTV信号，必须将变长码字解码的最大速率超过每秒100兆。这需要100MHz以上的时钟频率。以该频率操作目前超出了实际用于消费电子设备的集成电路的能力。因此，已提出一种能够对每时钟周期一个以上码字解码的VLD。这允许这样来实现VLD，即它能够以上述电路需要的100MHz速率以下的时钟信号速率工作。

在名称为“高速变长解码器”，1993年7月6日授予Wang等人的美国专利5,225,832中，公开了一种并行VLD。Wang等人认识到，由于变长码字的长度是变化的，所以一个以上的单个变长码字在最大尺寸的变长码字的位数内可能是适合的。解码查询表还包括用于组合短码字的条目。因此，如果在桶形移位器输出端同时存在两个较短的码字，则这两个码字将由查询表加以识别并同时被解码。这使VLD以大于每时钟周期一个码字的速率解码。由于统计上较短码字比较长码字更可能出现，所以在每时钟周期单个码字上的增加被进一步提高。这种解码速率的增加是以增加解码查询表的复杂性为代价的。

已建议增加桶形移位器的输出的宽度，以同时产生两个最大尺寸变长码字。这一宽度加倍的桶形移位器输出提供给查询表，查询表将同时识别两个码字。查询表的第一部分识别第一变长码字，第二部分识别第二变长码字。查询表产生三个输出值：第一值表示第一变长码字，第二值表示第二变长码字，第三值表示组合的两个码字的长度。这种分布使VLD以50MHz左右的时钟速率工作，该时钟速率在实际范围内是合适的。然而，与每时钟周期单个变长码字的分布中的查询表相比，在这种分布中的查询表是很大在。对于查询表第一部分中的每个码字条目来说，查询表必须包括用于查找第二部分的完整码字集合的电路。如果存在n个允许的码字，则必须有n²个条目。这使查询表大且操作起来慢。

在SPIE科研报告集，第3021卷，第247-265页的Bakhmutsky的文章“用两字位流分段获得高并行变长解码器的匹配对霍夫曼代码转换”中，公开了一种对Wang等人所公开类型的并行VLD的改进。Bakhnutsky的VLD可每时钟周期将至少两个DCT系数解码。Bakhmutsky认识到VLD的输出是一系列固定长度游程长度编码的码字，每个码字对应于一个接收的变长码字。每个游程长度码字表示一个或多个DCT系数，并包括一游程部分和一数值部分。游程部分表示当前码字表示的系数之前的0值DCT系数的数目。数值部分表示0值系数游程之后的非零DCT系数的值。

Bakhmutsky认识到单个变长码字表示的0游程的游程长度码字仅表示一个系数值(即0的0值系数)，而由单个变长码字表示的一个游程的游程长度码字表示两个系数：一个0值系数，一个非0值系数。如果表示两个相应的0游程的游程长度码字的两变长码字连续出现时，每个表示单个系数，则它们必须在单个时钟周期内同时被解码，以便保持每时钟周期两个系数的解码速率。而且，后面跟有表示一个1游程的游程长度码字(即二个系数)、表示一个0游程的游程长度代码(即一个系数)的变长码字也必须在单个时钟周期内同时进行解码，以保持每时钟周期两个系数的解码速率。如果不是如此，即，如果在一个时钟周期中各自单独被解码，那么将在两个时钟周期中对三个系数解码(即每时钟周期1.5个系数)，这将达不到每时钟周期两个系数的目标。在所有其它情况下，单个变长码字可在单个时钟周期中进行解码并仍保持每时钟周期至少两个系数的目标。

在MPEG编码方案下，任何游程长度码字可用一个尺寸多达24位宽的变长码字(例如一个逸出序列)来表示。这是MPEG变长码字可能有的最大尺寸。因此，两连续变长码字大概可以为48位宽。Bakhmutsky提出以可在VLD桶形移位器输出端同时出现两个连续转换代码码字的方式，分析至VLD的输入信号，并用具有较少位的各不相同的码字代替表示0游程和1游程的游程长度代码的变长码字。修改查询表以识别转换代码的码字并对它们同时进行解码。以这种方式，Bakhmutsky系统可识别和解码两个表示两个连续0游程的游程长度码字的变长码字，或者跟随有单个时钟周期中一个1游程的游程长度码字的0游程的游程长度码字，并由此保持每时钟周期一个系数2的解码速率。

然而，Bakhmutsky系统要求在VLD前的单个路径中增加代码转换器并修改VLD的查询表以识别并同时处理两个被连续代码转换的码字。需要这样一种系统，其可保持每VLD时钟周期至少两个系数的解码率，而无需附加的解码或代码转换电路，并无需对于n个变长码字需要n²个条目的查询表。

本发明的目的是提供一种变长码字解码器。按照本发明的原理，变长码字解码器响应具有多个周期的时钟信号，并包括一个连续变长码字源，每个变长码字表示一个游程长度编码的码字。一个桶形移位器电路耦合到码字源并在其输出端的较低有效位中提供下一未解码的变长码字。码字解码电路耦合到桶形移位器的输出端并对两个连续变长码字解码，这两个连续变长码字表示单个时钟周期中的各个0游程的游程长度码字；或者单个时钟周期中的两个连续变长码字，第一个表示一个0游程的游程长度码字，第二个表示一个1游程的游程长度码字；以及单个时钟周期中的所有其它变长码字。

附图的简要说明

图1是按照本发明的变长解码器(VLD)系统的方框图；

图2、3和4是图1所示VLD系统各部分的更详细方框图；

图5和6是表示图1至4所示VLD中查询表内容的表格；

图7是图1和3所示VLD系统的一部分的更详细方框图。

图1是按照本发明的变长解码器(VLD)系统的方框图。其中仅示出了理解本发明的实现和工作所需的那些部件。本领域的技术人员会理解，其它部件是需要的，并知道如何设计、实现和将这些部件与所示出部件互连。具体而言，具有多个周期的时钟信号源未示出。在所示实施例中，该时钟信号以公知方式提供给所示出的部件，并采取以50MHz左右的时钟周期重复的系列时钟的形式。如上文所暗示并在下文中描述的，这允许本发明的解码器以最小每秒100兆对系数解码，其支持MPEG2编码标准。

在图1中，变长码字源10产生一变长码字序列。变长码字源10可包括以公知方式设置的射频信号接收和处理电路，及数字信号处理电路。在码字源的输出端是也采用公知方式的先入先出(FIFO)存储器输出缓冲器(未示出)。变长码字源10的输出端耦合到桶形移位器电路20的数据输入端。桶形移位器电路20可以用任何公知分布实现，例如寄存器分布、状态机、排序电路、可配置逻辑阵列、或者被编程以执行桶形位移功能的处理器。桶形移位器电路20的输出端耦合到码字长度查询表(LUT)30和码字值查询表40的相应输入端。码字长度查询表30和码字值查询表40组合形成码字解码器。码字长度查询表30的输出端耦合到桶形移位器电路20的控制输入端。码字值查询表40的输出端产生一个固定长度游程长度编码码字序列，并耦合到应用电路50的输入端。应用电路50包括一个游程长度解码器，还包括数字信号处理电路。它还可包括图像显示器和音频再现装置，如扬声器，以及响应数字信号处理电路的电路，用于产生表示显示在图像显示器上的图像的信号，以及在音频再现装置中再现的声音，这均是以公知的方式。

工作时，图1的VLD100从变长码字源10接收变长码字序列。桶形移位器电路20并行接收许多位。在所示实施例中，以下文更详细描述的方法将159位从变长码字源10提供到桶形移位器电路。桶形移位器电路20的输出也是并行的许多位。这些位数足够至少包含接着被解码的第一变长码字，和在第一变长码字之后同时被解码的第二变长码字。在所示实施例中，桶形移位器电路20产生48位，能够也以下文更详细描述的方式同时提供各24位的两个逸出序列。

桶形移位器电路20工作时总是将接着要被解码的第一变长码字保持在桶形移位器电路20输出端的一端上，将第二变长码字保持在桶形移位器电路20输出端与第一变长码字相邻的位置。由码字长度查询表30和码字值查询表40识别在桶形移位器电路20一端的第一码字并将其解码。码字长度查询表30产生表示识别的码字长度的输出。码字值查询表40产生表示相应于所识别变长码字的固定长度游程长度码字的输出。当码字被解码时，桶形移位器电路20响应来自码字长度查询表30的长度信号以将桶形移位器电路20的输出位移所解码码字的长度，从而在桶形移位器电路20的输出端的一端上产生要解码的下一码字。

以下文更详细描述的方式来设置码字长度查询表30和码字值查询表40，以识别何时第一和第二变长码字各表示一个0游程的游程长度码字。当识别到这种情况时，码字长度查询表30产生表示两变长码字的结合长度的信号，码字值查询表40产生表示两个固定长度0游程的游程长度码字的两个连续值。还以在下文中更详细地描述的方式来设置码字长度查询表30和码字值查询表40，以识别何时第一变长码字表示0游程的游程长度码字和第二变长码字表示一个1游程的游程长度码字。当识别到这种情况时，码字长度查询表30产生一个表示两个变长码字结合长度的信号，码字值查询表40产生表示两个固定长度游程长度码字的两个连续值。

如上所述，通过同时识别表示相应0游程的游程长度码字的连续变长码字，或者一个0游程的游程长度码字和一个1游程的游程长度码字，从VLD和游程长度解码器(未示出)的组合保持每时钟周期至少两个DCT系数的速率。由于图1的VLD100保持每时钟周期两个系数的解码率，它能以大约100MHz码字时钟速率一半的时钟速率工作。在所示实施例中，VLD100以54MHz的时钟速率工作，这在适于消费电子设备的集成电路技术的工作范围内是合适的。而且，在所示实施例中不需要任何代码转换器。

图2是图1所示VLD系统的一部分的详细方框图。在图2中，与图1中那些相同的部件用相同标号表示，并不作详细描述。此外，为了简化该图，仅示出理解本发明所需的那些部件。本领域技术人员会理解，其它部件可能是需要的(例如，寄存器、触发器、时钟信号等)，以互连所示部件并使它们同步工作，并知道如何实现那些部件，如何将那些部件连接到所示出的部件。

在图2中，变长码字源10的输出端耦合到一组寄存器22的输入端。寄存器22的输出端耦合到第一桶形移位器24的输入端。第一桶形移位器24的输出端耦合到第二桶形移位器26的第一输入端。第二桶形移位器26的输出端耦合到寄存器27的输入端。寄存器27的输出端耦合到码字长度查询表30的输入端和第二桶形移位器26的第二输入端。码字长度查询表30的输出端耦合到第二桶形移位器26的控制输入端和累加器28的输入端。累加器28的第一输出端耦合到第一桶形移位器24的控制输入端，累加器28的第二输出端耦合到寄存器22和变长码字源10的相应控制输入端。

工作时，寄存器22从变长码字源10接收数据，并向第一桶形移位器24并行提供159位。在所示实施例中，变长码字源10的FIFO(未示出)的输出端并行提供64位。第一和第二级联64位并行寄存器(未示出)耦合到变长码字源10的输出端。因此，寄存器的组合输出端产生128位。在寄存器22内，直接来自变长码字源10的FIFO输出端的另外31位与来自第一和第二寄存器的128位组合，以为第一桶形移位器24形成来自寄存器22的159位并行信号。响应来自累加器(以下更详细描述)的读控制信号，第一寄存器的输出被锁存到第二寄存器中，变长码字源10的FIFO(未示出)输出的全部64位被锁存到第一寄存器中，这64位被移出FIFO，在FIFO输出端产生下64位变长码字。

第一桶形移位器24和第二桶形移位器26一起操作，以提供未解码的位给码字长度查询表30输入端的较低有效位。更具体地说，第二桶形移位器26受控制使得在输出端的较低有效位提供随后的未解码位。第一桶形移位器24操作以使来自变长码字源10的159位与第二桶形移位器26中尚未解码位的后沿对齐。

在所示实施例中，第一桶形移位器24的输出端产生48位。来自第一桶形移位器24的48位提供到第二桶形移位器26的第一输入端。第二桶形移位器26的输出端也产生48位，如上所述，其足以包括两个最长变长码字。因此，第二桶形移位器26在其组合第一与第二输入端接收96位。

在每一时钟周期的结尾，来自第二桶形移位器26输出端的48位被锁存在寄存器27中。在每一时钟周期的开始，来自寄存器27、表示前一时钟周期的第二桶形移位器26内容的一些位被反馈到第二桶形移位器26的第二输入端，其形成该输入端的较低有效位，以在下一时钟周期中进行处理。同时，将前一时钟周期中被解码的变长码字的长度从码字长度查询表30提供到第二桶形移位器26的控制输入端。第二桶形移位器将第一和第二输入端的位位移在其控制输入端给出的量，由此移出先前解码的位，并在输出端的较低有效位保留紧接着的未解码位。由于向第二桶形移位器26输入的是96位，即来自寄存器27的48位和来自第一桶形移位器的48位，所以第二桶形移位器的输出总是至少有48个有效数据位。

第一桶形移位器24操作以使来自寄存器22的新数据与来自第二桶形移位器26的未解码数据的后面位对齐。当用码字长度查询表30识别并解码变长码字时，被解码码字的长度提供到累加器28，累加器28以公知的方式将该长度与先前累加的长度相加。累加长度数据提供到第一桶形移位器24的控制输入端。第一桶形移位器24将其数据位移所累加的变长码字长度的量值。这使来自第一桶形移位器24的数据与第二桶形移位器26中还未解码数据的后沿对齐。每当寄存器组寄存器22中来自第二寄存器(未示出)的位全部被解码时，累加器发送读信号给寄存器22和变长码字源10，以便以上述方式锁存来自变长码字源10的下一个字。

当在寄存器组22的第二寄存器的输出端仅剩一个未解码位时出现最坏情形状态，并对两个码字、每个24位长进行解码。在这种情况下，第一桶形移位器24必须将其输入位移111位，亦即：填充第二寄存器的63位加上解码码字中的48位。当第一桶形移位器24位移111位时，在其较高有效位必须至少有48位作为提供给第二桶形移位器26的有效48位输出。为此，输入到第一桶形移位器24的是159位：最坏情形是位移111位，加上输出到第二桶形移位器26的48位。

图3是图1所示VLD系统的一部分的详细方框图。在图3中，用相同标号表示与图1所示那些部件相同的部件。在图3中，码字长度查询表30的输出端耦合到加法器282的加数输入端。加法器282的和数输出端耦合到D触发器284的D输入端。D触发器284的Q输出端耦合到同步逻辑电路286的输入端、第一桶形移位器24的控制输入端和加法器282的被加数输入端。同步逻辑电路286的输出端耦合到寄存器组22的控制输入端。

在工作中，加法器282、D触发器284及同步逻辑电路286的组合作为图2中所示的累加器28工作。由于第二桶形移位器26(未示出)最多位移48位，控制输入端需要六位，因此码字长度查询表30产生一个具有六位的长度信号。该六位输出信号耦合到第二桶形移位器26(图2)和加法器282。加法器282的和数输出端产生一个七位输出信号。这存储在七位宽的D触发器中。该信号耦合返回到构成七位累加器的加法器282的被加数输入端。如上所述，尽管从来也不会要求超过111位，D触发器284的输出端耦合到第一桶形移位器24的控制输入端并控制位移最多达128位的位数。只要第一桶形移位器24所移位的量超过64，来自D触发器284的输出的最高有效位(MSB)变为有效。如以上所详细说明的，在这种情况下，寄存器22和变长码字源10(未示出)从码字源中的FIFO检索一新值。

再次参见图2，为了保持每时钟周期将至少两个系数解码的上述处理速率，该解码是通过每时钟周期同时对表示两个0游程或一个0游程和一个1游程的游程长度码字的两个连续变长码字解码实现的，在必须在一个时钟周期内完成其处理的所示VLD中有三个关键路径。首先，存在从159位输入端到第一桶形移位器24、通过第二桶形移位器26到48位寄存器27的一条路径。其次，存在从48位寄存器27、通过码字长度查询表30、通过加法器282到七位累加器D触发器284的一条路径。第三，存在从48位寄存器27、通过第二桶形移位器26再返回48位寄存器27的一条路径。为使这些路径能够在一个时钟周期内工作，本发明公开了下述电路最佳化方式。

在第一最佳化中，码字长度查询表30与码字值查询表40分离(如图1所示)。以这种方式，将逻辑最佳化应用于码字长度查询表30以按照它们的长度组成变长码字。因此，码字长度查询表30中条目的数量减少，相应地减少等待时间。

此外，码字长度查询表30被分为一个用于识别并解码连续变长码字的部分，该变长码字表示两个0游程的游程长度码字或者一个0游程的游程长度码字后跟一个1游程的游程长度码字，以及一个用于识别并解码所有其他变长码字的部分。这在图4中示出。

在图4中，寄存器27(未示出)的输出端耦合到码字长度查询表30的输入端35，该输入端从寄存器27接收包含变长码字(CW)的数据的输入端35。输入端35耦合到单个码字解码查询表32的输入端。单个码字解码查询表32的输出端耦合到输出端31。输入端35还耦合到一个0游程码字检测器查询表342、一个0游程码字索引查询表344、一个0游程码字长度查询表346、及一个第三桶形移位器348的相应输入端。0游程码字检测器查询表342和0游程码字索引查询表344的相应输出端耦合到第三桶形移位器348的控制输入端。第三桶形移位器348的输出端耦合到一个0游程和1游程码字检测器查询表350以及一个0游程和1游程码字索引查询表352的相应输入端。0游程和1游程码字索引查询表352的输出端耦合到一个门电路354的数据输入端，0游程和1游程码字检测器查询表350的输出端耦合到门电路354的控制输入端。该门电路的输出端耦合到码字长度查询表30的输出端33。0游程码字长度查询表346的输出端耦合到码字长度查询表30的输出端37。

在工作时，单个码字解码查询表32将来自输入端35的变长码字CW解码，该变长码字表示固定长度的游程长度编码的码字，它们的游程大于1，单个码字解码查询表32还在输出端31产生表示被解码码字的长度的信号，这均是以公知的方式完成。0游程码字长度查询表346将来自输入端35、表示一个0游程的游程长度码字的变长码字CW解码，并在其输出端产生一个表示该码字长度的信号。图5是表示0游程的游程长度码字长度查询表346的内容的一个列表。左边一栏表示来自寄存器27(图2)的输入码字CW。短划线“-”表示“不关心”的位。右边一栏表示识别的0游程的游程长度码字的长度。由于该表较小，该数据具有较短的等待时间，并在时钟周期中出现的早。

为了对下一顺序码字解码，该码字可表示一个0游程或1游程的游程长度码字，来自输入端的码字CW必须被移位0游程码字长度查询表346所识别的码字的宽度，从而下一码字占据较低有效位。第三桶形移位器348执行这一移位。第三桶形移位器348仅在0游程码字长度查询表346检测一个0游程的码字而识别一个0游程的游程长度码字时工作。如上所述，仅存在一个有限数目长度的这种码字。因此，为了减少等待时间，第三桶形移位器348作为一个多路复用器实现。例如，在所示实施例中，本发明人已认识到表示一个0游程的游程长度码字的码字仅存在十三种可能长度。因此形成第三桶形移位器348的多路复用器仅需要一个13输入端的多路复用器。0游程码字索引查询表344产生一个13位输出信号，一位用于一个0游程码字的每种可能长度，即按解码的格式。该表的结构与图5所示的类似。来自该表的输出是13位，其中一个位表示所有相同长度的码字。本领域的技术人员将会知道如何修改图5的列表而提供这种输出。

另外，0游程码字检测器查询表342提供一个单个位的输出，以表明输入端35的码字是一个0游程的码字。该表的结构也与图5的类似，除输出是一个位、对于所有列出的条目该位是1而其他则为0之外。本领域的技术人员将会知道如何修改图5的列表以提供这种输出。由于来自0游程码字索引查询表344的控制信号是解码的格式，构成第三桶形移位器348的多路复用器可作为13排“与”门实现。每排“与”门可设置为将输入移位预定位数，并可由来自0游程码字检测器查询表342的0游程码字检测位和来自0游程码字索引查询表344的那些位之一启动。当以这种方式构造时，第三桶形移位器348工作时具有较低的等待时间。

0游程和1游程码字索引查询表352在来自第三桶形移位器的移位的码字CW中检测一个第二顺序码字，要么0游程，要么1游程。本发明人已认识到，第二码字也仅具有一个有限数的可能长度。因此，0游程和1游程码字索引查询表352还以解码格式产生一索引信号，其中每位索引信号表示这一第二码字的相应长度。图6示出一个表示0游程和1游程码字索引查询表352的内容的列表。在图6中，“-”表示“不关心”的位。在所示实施例中，存在14种可能的第二码字长度。因此，来自0游程和1游程码字索引查询表352的输出信号包括14位。0游程和1游程码字检测器查询表350产生一个表明存在一个0游程或1游程码字的一个位的信号。0游程和1游程码字检测器查询表350具有类似于图6所示列表的结构，除对于所示出的每个条目来说一个唯一的位为有效而其他位为无效之外。本领域的技术人员将知道如何修改图6所示列表以产生该信号。当来自0游程和1游程码字检测器查询表350的信号表明这种码字存在时，门电路354传递来自0游程和1游程码字索引查询表352的索引信号，否则门电路354不传递信号。由于图4所示各种查询表所固有处理时间，来自门电路354的信号在时钟周期中出现得较迟。

再次参见图3，来自码字长度查询表30的长度信号在加法器282中与来自D触发器284的累加器内容相加。类似地，来自码字长度查询表30的长度信号用于控制第二桶形移位器26的位移。为了使求和过程和位移过程的等待时间减至最少，如以上参照图4、5及6所描述的，加法器282和第二桶形移位器26的结构适应于码字长度查询表30的结构。

图7是图1和图3中所示VLD系统的一部分的更详细的方框图。在图7中，码字长度查询表30中来自0游程码字长度查询表346(图4)的0游程码字长度耦合到加法器292的第一输入端和桶形位移单元302的控制输入端。加法器292的输出端公共耦合到多个加法器294：294A，294B，…，294n的相应第一输入端。多个加法器294的相应输出端耦合到第一多路复用器296的对应数据输入端。多路复用器296的输出端耦合到累加器D触发器284的输入端。累加器D触发器284的输出端耦合到加法器292的第二输入端。多个恒定长度信号的信号源分别耦合到多个加法器294中每一个的第二输入端。亦即，一个第一恒定长度L1的信号源耦合到多个加法器294的第一加法器294A的第二输入端；一个第二恒定长度L2的信号源耦合到多个加法器294的第二加法器294B的第二输入端；一个第n恒定长度Ln的信号源耦合到多个加法器294的第n加法器，等等。

桶形位移单元302的输入端耦合到第一桶形移位器24(图2中未示出)的输出端。桶形位移单元302的输出端公共耦合到第二多路复用器306的相应输入端。桶形位移单元302与多路复用器的这种组合构成第二桶形移位器26。第二多路复用器306的输出端耦合到码字长度查询表30的输入端。码字长度查询表30中来自门电路354(图4)的0和1游程索引耦合到第一多路复用器296和第二多路复用器306的相应控制输入端。

工作时，累加器D触发器284中的当前值在加法器292中与0游程码字长度相加。由于这两个值在时钟周期中可较早获得，加法器292可以足够时间产生其输出值，以通过该电路的剩余部分传播。然而，由于在时钟周期中相对较迟时间之前得不到第二顺序0或1游程码字的长度，这是因为第三桶形移位器348和0游程和1游程码字检测器查询表350及0游程和1游程码字索引查询表352(图4)中固有的等待时间，这些值在加法器中的处理将没有足够的传播时间。代之以，来自加法器292的和并行提供到多个加法器294。

到并行加法器294的各个第二输入端L1-Ln表示第二顺序0或1游程码字的固定数目的可能长度之一。在优选实施例中，存在14种可能长度的第二码字；因此，存在14个并行加法器，每一个在其第二输入端接收一个表示对应于该加法器的码字长度的值。如上所述，0或1游程码字索引信号是一个14位信号，其中每一位表示一个可能长度，索引信号中每次仅有一位是有效的。该14位索引信号控制第一多路复用器296。第一多路复用器296由14排“与”门构成，每排接收来自多个加法器294中对应的一个加法器的信号，并用索引信号中的一个对应位启动第一多路复用器296。来自第一多路复用器296的输出信号存储在累加器D触发器284中。因为第一多路复用器296和各具有一个固定值输入的14个加法器294的操作快于第二全加器的操作，该配置允许将第二0或1游程长度码字的长度与一个码字的间隔内的累加器值相加。

也已经确定，尽管开始时14个并行加法器294似乎需要许多电路，当认识到每个加法器具有为固定值的一个输入时，可应用逻辑最小化，使所示电路的实现在电路上仅比全加器有最少量的增加。

类似地，第二多路复用器306的相应输入端从第一桶形移位器接收各由桶形位移单元302位移了所识别的第一0游程码字的长度的码字。在第二多路复用器306的每个输入端，该信号还被位移了表示一个固定数目可能长度的第二顺序0或1游程码字的量值。如上所述，第二码字存在14种可能长度；因此，具有14个输入端，每个输入端接收被位移了对应于该输入端的第二码字的长度的码字信号。如用标为“S”的小方框所表示的，通过将来自桶形位移单元302输出端的信号硬线连接到第二多路复用器306的输入端而以公知方式执行该位移，位移适当数量的位位置。如上所述，0或1游程码字索引信号是一个14位的信号，其中每位表示可能长度之一，索引信号中每次仅一个位是有效的。该14位索引信号控制第二多路复用器306。第二多路复用器306由14排“与”门构成，由索引信号中的对应位启动。来自第二多路复用器306的输出信号表示下一未解码的码字，并提供到码字长度查询表30。由于第二多路复用器306的操作快于桶形移位器的操作，该配置使下一未解码的码字在单个码字的间隔内提供到码字长度查询表30。

Claims (16)

1.一种变长码字解码器，它响应具有多个周期的时钟信号，其特征在于：

顺序变长码字的一个变长码字源(10)，每个码字表示游程长度编码的码字；

一个桶形移位器电路(20)，耦合到码字源，在一输出端提供至少一个第一变长码字，该码字下一个被解码，及一个第二变长码字，该码字在第一变长码字之后接着被解码；

一个码字解码电路(30，40)，耦合到桶形移位器的输出端，用于对以下变长码字进行解码：

单个时钟周期中各表示相应0游程的游程长度码字的第一和第二变长码字；

单个时钟周期中表示一个0游程的游程长度码字的第一顺序变长码字和表示一个1游程的游程长度码字的第二变长码字；以及

单个时钟周期中的所有其他变长码字。

2.如权利要求1所述的解码器，其特征在于桶形移位器电路包括：

第一桶形移位器(24)，耦合到码字源；以及

第二桶形移位器(26)，耦合到第一桶形移位器；其中：

第二桶形移位器工作时在桶形移位器电路输出端的较低有效位提供下一个未解码的变长码字；以及

第一桶形移位器工作时将来自码字源的下一码字提供到第二桶形移位器中码字的后沿。

3.如权利要求1所述的解码器，其特征在于码字解码电路包括：

一个数值查询表(40)，耦合到桶形移位器的输出端，用于产生表示用变长码字表示的游程长度码字的数据；以及

长度查询表(30)，耦合到桶形移位器的输出端，用于产生表示变长码字长度的数据。

4.如权利要求3所述的解码器，其特征在于长度查询表包括：

第一查询表(30)，用于产生表示第一变长码字的长度的数据，第一变长码字表示0游程的游程长度码字；

第二查询表(30)，用于产生表示顺序在第一变长码字之后的第二变长码字的长度的数据，以及表示一个0游程的游程长度码字和一个1游程的游程长度码字之一的数据；以及

第三查询表(30)，用于产生表示所有其他变长码字长度的数据。

5.如权利要求3所述的解码器，其特征在于桶形移位器电路包括：

第一桶形移位器(24)，耦合到码字源并响应长度查询表；以及

第二桶形移位器(26)，耦合在第一桶形移位器与桶形位移电路的输出端之间，并响应长度查询表；其中：

第二桶形移位器在桶形移位器电路输出端的较低有效位产生下一个未解码的变长码字；以及

第一桶形移位器将来自码字源的下一码字保持在第二桶形移位器中码字的后沿上。

6.如权利要求5所述的解码器，其特征在于寄存器(27)耦合在第二桶形移位器与长度查询表之间并响应时钟信号，其中第二桶形移位器响应寄存器的输出，以在输出端的较低有效位上产生下一未解码的变长码字。

7.如权利要求5所述的解码器，其特征在于：

一个累加器(28)，耦合在长度查询表与第一桶形移位器之间；其中：

第一桶形移位器响应累加器而工作；以及

第二桶形移位器响应长度查询表而工作。

8.如权利要求7所述的解码器，其特征在于：

长度查询表包括：

第一查询表(30，60)，用于产生表示第一变长码字的长度的数据，第一变长码字表示一个0游程的游程长度码字；以及

第二查询表(30，60)，用于产生表示顺序在第一变长码字之后的第二变长码字的长度的数据，以及表示一个0游程的游程长度码字和一个1游程的游程长度码字之一的数据；以及

累加器(28)包括：

一个锁存器，响应时钟信号；

第一加法器电路，具有耦合到锁存器的第一输入端，耦合到第一查询表的第二输入端及一个输出端；

第二加法器电路，具有耦合到第一加法器输出端的第一输入端，耦合到第二查询表的第二输入端，及一个耦合到锁存器的输出端。

9.如权利要求8所述的解码器，其特征在于：

第一查询表产生具有第一变长码字长度值的信号；

第二变长码字可以是多种长度之一，第二查询表产生一索引信号，该索引信号具有对应于第二变长码字的多种长度的相应值；以及

第二加法器电路包括：

多个加法器，分别对应于第二变长码字的多种长度，具有公共耦合在第一加法器电路的输出端的各第一输入端，耦合接收具有第二变长码字的多种长度之一的相应值的对应输入信号的各第二输入端，及一个输出端；以及

一个多路复用器，具有耦合到多个加法器中相应加法器的输出端的多个输入端，一个响应来自第二查询表的索引信号的控制输入端，及一个耦合到锁存器的输出端。

10.如权利要求9所述的解码器，其特征在于：

索引信号是具有对应于多种长度之一的相应位的多位信号；

多路复用器包括对应于多种长度的多个“与”门，每个“与”门具有耦合到一个相应加法器的第一输入端，响应索引信号中一个相应位的第二输入端，及耦合到锁存器的一个输出端。

11.如权利要求8所述的解码器，其特征在于：

第一查询表产生一个具有第一变长码字长度值的信号；

第二变长码字可以为多种长度之一，第二查询表产生具有对应于第二变长码字的多种长度的相应值的索引信号；以及

第二桶形移位器包括：

第三桶形移位器，耦合到第一桶形移位器；以及

一个多路复用器，具有耦合到第三桶形移位器的多个输入端，每个相应输入端从第三桶形移位器接收被位移了表示第二变长码字多种长度中一相应长度的位数的信号，一个控制输入端，响应来自第二查询表的索引信号，及一个输出端，耦合到桶形移位器电路的输出端。

12.如权利要求11所述的解码器，其特征在于：

索引信号是一个具有对应于多种长度之一的相应位的多位信号；

多路复用器包括对应于多种长度的多个“与”门，每个“与”门具有耦合到一个多路复用器多个输入端中相应的一个的第一输入端，响应索引信号中一个相应位的第二输入端，及耦合到桶形移位器电路输出端的一个输出端。

13.一种对变长码字解码的方法，该方法用在一种处理顺序变长码字的变长码字解码器中，每个变长码字表示一个游程长度编码的码字，并响应具有多个周期的时钟信号，其特征在于该方法包括步骤：

提取下一个要解码的至少第一和第二变长码字；

检测第一变长码字是否表示0游程的游程长度编码码字；

如果第一变长码字不表示0游程的游程长度编码码字，则在单个时钟周期中：

在第一查询表中查询第一变长码字表示的游程长度码字的长度；以及

通过将顺序变长码字位移第一变长码字的长度而至少提取下一个要被解码的第一和第二变长码字；

如果第一变长码字表示0游程的游程长度编码码字，则在单个时钟周期中：

在第二查询表中查询第一变长码字表示的游程长度码字的长度；

检测第二变长码字是否表示0游程的游程长度码字和1游程的游程长度码字中的一个；

如果第二变长码字不表示0游程的游程长度码字和1游程的游程长度码字中的一个，通过将顺序变长码字位移第一变长码字的长度而至少提取下一个要被解码的第一和第二变长码字；

如果第二变长码字表示0游程的游程长度码字和1游程的游程长度码字之一，

在第三查询表中查询第二变长码字表示的游程长度码字的长度；

组合第二变长码字与第一变长码字的相应长度；

通过将顺序变长码字位移第一与第二变长码字的组合长度而至少提取下一个要被解码的第一和第二变长码字。

14.如权利要求13所述的方法，其特征在于还包括步骤：

如果第一变长码字不表示0游程的游程长度编码码字，则在数值查询表中查询第一游程长度编码码字的值；

如果第一变长码字表示0游程的游程长度编码码字：

在数值查询表中查询第一游程长度编码码字的值；以及

如果第二变长码字表示0游程的游程长度码字和1游程的游程长度码字之一，则在数值查询表中查询第二游程长度编码码字的值。

15.如权利要求13所述的方法，其特征在于：

第二变长码字具有预定数目的长度之一；

查询第二变长码字的值的步骤包括查询表示第二变长码字的预定数目长度之一的一个索引；以及

通过将顺序变长码字位移第一与第二变长码字的组合长度而至少提取下一个要被解码的第一和第二变长码字步骤包括下列步骤：

预先将顺序变长码字位移第一变长码字的长度；

产生预定数目形式的预先位移顺序变长码字，每一形式还被位移第二变长码字预定数目长度中相应的一长度；以及

选择对应于所述索引的位移形式作为被位移的变长码字。

16.如权利要求13所述的方法，其特征在于：

第二变长码字具有预定数目的长度之一；

查询第二变长码字的值的步骤包括查询表示第二变长码字的预定数目长度之一的一个索引；以及

组合第一与第二变长码字长度的步骤包括将第一变长码字的长度与预定数目长度中的每一个相加，以形成预定数目的和，以及选择对应于所述索引的预定数目和数之一作为第一和第二变长码字的组合长度。

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