CN1255740C - 带有可重构系统硬件栈的数字信号处理器 - Google Patents
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Abstract
一种带有可重构系统硬件栈的数字信号处理器属于数字信号处理技术领域，系统硬件栈的操作寄存器包括系统硬件栈指针寄存器，系统硬件栈指针寄存器通过地址总线连接到系统硬件栈上。本发明的数字信号处理器通过设置端口值，程序可以运行在16个条目、32个条目、48个条目或者64个条目不同的系统硬件栈的环境下，用户可以从最小的系统硬件栈大小开始尝试运行程序，从小到大，评估应用程序在不同的系统硬件栈大小的基础上的执行效率，然后考虑每一种系统硬件栈的成本，找到最优的性价比。这样日后芯片量产时就可以使用这样的系统硬件栈大小，对于节约成本有很大的益处。
Description
技术领域
本发明涉及的是一种数字信号处理器，特别是一种带有可重构系统硬件栈的数字信号处理器，属于数字信号处理技术领域。
背景技术
1999年美国学术出版社(Academic Press)出版的《数字信号处理器集成电路(DSP Integrated Circuits)》(作者：Lars Wanhammar)公开了一种现有技术的数字信号处理器的栈操作方法。在现有的数字信号处理运算过程中，对于循环操作、子程序和中断服务程序，都需要进行压栈和退栈的操作。为了能够提高程序的运行效率，和一般的CPU不同，现有的数字信号处理器(DSP)一般采用零开销的硬件循环，零开销的子程序操作和中断服务程序操作。所谓的零开销是指不需要用额外的指令把进行上述循环操作、子程序和中断服务程序前需要保存的芯片状态值压入堆栈，或者在完成上述操作时，为了恢复芯片的状态而把状态值从堆栈中取出。举例来说，一般的循环操作前，需要把当时的循环起始地址和循环次数压栈，另外把当时的指令计数器值和状态寄存器值压入堆栈，这样可以在多重嵌套循环中，子循环结束后能够正确执行上一层的循环操作。对于零开销的硬件循环，程序中不需要额外的四条指令进行压栈操作，而是芯片自动进行这些操作。然而必须在芯片中配置有高速的系统硬件栈才能实现上述的零开销的硬件循环，零开销的子程序操作和中断服务程序操作。需要压栈的次数越多，系统硬件栈越大，那样芯片面积越大，成本越高。根据程序的特点配置系统硬件栈的大小才能达到最好的性价比。原有通常的设计系统硬件栈的大小是固定的，这样不利于根据实际的应用程序调整最优的性价比。
发明内容
本发明的目的在于克服现有技术中的不足，提供一种带有可重构系统硬件栈的数字信号处理器，通过端口信号的设置对系统硬件栈的大小进行重构操作，以用来评估系统硬件栈在实际应用中的效率和利用率。以便于量产时使用最合适的系统硬件栈大小，达到最优性价比。
本发明是通过以下技术方案实现的，本发明主要包括：地址发生器单元、指令译码单元、数字数据处理单元、数字数据存储器、程序控制单元，指令译码单元连接到程序控制单元，程序控制单元连接到地址发生单元、指令译码单元和数字数据处理单元，数字数据处理单元双向连接到数字数据存储器，地址发生器单元由地址总线连接到数字数据存储器，同时数字数据存储器由数据总线连接到地址发生器单元、指令译码单元和数字数据处理单元，数字数据总线与数字数据存储器相连，数字数据存储器存储提供要由所述数字信号处理器操作的数字数据，指令译码单元为所述数字信号处理器提取构成程序的指令，并把指令翻译成控制信号和数据信号，数字数据处理单元根据控制信号对输入的数据进行数字运算或者逻辑运算，地址发生器单元生成访问数字数据存储器的地址，程序控制单元根据所述指令生成控制所述数字信号处理器其他单元的操作命令信号。
程序控制单元中包括系统硬件栈和对系统硬件栈的操作控制寄存器。系统硬件栈的操作寄存器包括系统硬件栈指针寄存器，系统硬件栈指针寄存器通过地址总线连接到系统硬件栈上。系统硬件栈物理上最大放置64个条目，每个条目为24位。芯片外围管脚上有一个两位的端口，通过对这两位端口进行00，01，10，11这四种不同的设置，这个端口信号线连接到程序控制单元中的选择器上，栈指针寄存器也连接到选择器上，向上溢出信号从选择器中引出，从选择器引出的地址总线连接到系统硬件栈上，这样可把系统硬件栈配置成16个条目，32个条目，48个条目和64个条目四种不同的大小。
本发明的数字信号处理器的工作原理如下：数字信号处理器在设计时放有系统硬件栈64个条目，但是在使用过程中，使用者可以通过设置外围端口的信号值，把程序可见的系统硬件栈设置为16个、32个、48个或者64个条目。栈指针寄存器的大小为6位数字信号，但是针对每一种条目设置，栈指针寄存器的可用大小会自动调整。比如当系统硬件栈被设置为16个时，栈指针寄存器的大小只能是0～15，如果超过上下界值，数值会被自动取模回到界内。同时，芯片的状态寄存器中的系统硬件栈的向上溢出位和向下溢出位也会根据不同的端口配置显示出错信息，比如当芯片被配置为具有16个硬件栈时，压栈入17个24位的数据就会产生向上溢出的错误信息，尽管芯片中实际拥有64个条目的系统硬件栈。
本发明具有实质性特点和显著进步，在数字信号处理器设计完成后，把整个设计导入可编程逻辑阵列(FPGA)中，然后通过设置端口值，程序可以运行在16个条目、32个条目、48个条目或者64个条目不同的系统硬件栈的环境下，用户可以从最小的系统硬件栈大小开始尝试运行程序，从小到大，评估应用程序在不同的系统硬件栈大小的基础上的执行效率，然后考虑每一种系统硬件栈的成本，找到最优的性价比。以后真正的芯片量产时就可以使用这样的系统硬件栈大小。这样对于节约成本有很大的益处。
附图说明
图1本发明数字信号处理器的结构框图
图2本发明数字信号处理器中系统硬件栈的结构框图
具体实施方式
如图1所示，数字信号处理器核心5具有程序控制单元1、地址发生器单元2、指令译码单元3、和数字数据处理单元4，数字数据存储器6与数字信号处理器核心5相连。指令译码单元3把指令码翻译成数字信号处理器核心5内部的代表指令意义的控制信号，这些所述的控制信号连接到程序控制单元1，程序控制单元1向地址发生单元2、指令译码单元3和数字数据处理单元4发出控制这些模块工作所需的控制信号。数字数据处理单元接受来自数字数据存储器6的数据，对其进行运算。地址发生器单元2进行地址运算，地址运算的结果通过地址总线连接到数字数据存储器6上。数字数据存储器6根据地址发生器单元2产生的地址把相应的数字数据放到数据总线上，所述的数据总线连接到指令译码单元3和数据处理单元4，为它们提供指令和操作数。
如图2所示，系统硬件栈是程序控制模块中的一部分，整个系统硬件栈分成4个数据块：数据块11、数据块12、数据块13和数据块14。每个数据块的大小为16个24位的条目。栈指针寄存器16中的数据通过选择器15进行一定的取模运算后作为访问系统硬件栈的地址。size_sel[1:0]是芯片的输入信号，它是选择器15中的选择控制信号。
在选择器15中，向上溢出信号(overflow)的生成是根据选择控制信号size_sel[1:0]的不同而不同的。向上溢出信号传输到芯片的状态寄存器中，用户可以据此知道对于栈的操作已经溢出。size_sel[1:0]等于00表示有16个条目的栈，size_sel[1:0]等于01表示有32个条目的栈，size_sel[1:0]等于10表示有48个条目的栈，size_sel[1:0]等于11表示有64个条目的栈。举例来说，当size_sel[1:0]等于10时，如果栈指针寄存器16中的值超过47(表示压栈超过48个条目)，向上溢出信号置高位，表示向上溢出。同样，栈指针寄存器16中的数据根据不同的设置进行不同的取模运算后作为访问系统硬件栈的地址。比如size_sel[1:0]等于01时，对栈指针寄存器16中的数值进行模数为32的取模运算，然后把结果作为访问系统硬件栈的地址。
Claims (3)
1.一种带有可重构系统硬件栈的数字信号处理器，主要包括：地址发生器单元(2)、指令译码单元(3)、数字数据处理单元(4)、数字数据存储器(6)，其特征在于还包括程序控制单元(1)，指令译码单元(3)连接到程序控制单元(1)，程序控制单元(1)连接到地址发生单元、指令译码单元(3)和数字数据处理单元(4)，数字数据处理单元(4)双向连接到数字数据存储器(6)，地址发生器单元(2)由地址总线连接到数字数据存储器(6)，同时数字数据存储器(6)由数据总线连接到地址发生器单元(2)、指令译码单元(3)和数字数据处理单元(4)，数字数据总线与数字数据存储器(6)相连，数字数据存储器(6)存储提供要由所述数字信号处理器操作的数字数据，程序控制单元(1)根据所述指令生成控制所述数字信号处理器其他单元的操作命令信号，程序控制单元(1)中包括系统硬件栈和对系统硬件栈操作的控制寄存器，控制寄存器包括系统硬件栈指针寄存器(16)，系统硬件栈指针寄存器(16)通过地址总线连接到系统硬件栈上，系统硬件栈物理上最大放置64个条目，每个条目为24位，通过对一个两位端口进行00，01，10，11这四种不同的设置，这个端口信号线连接到程序控制单元(1)中选择器(15)上，栈指针寄存器(16)也连接到选择器(15)上，向上溢出信号从选择器(15)中引出，从选择器(15)引出的地址总线连接到系统硬件栈上。
2.根据权利要求1所述的带有可重构系统硬件栈的数字信号处理器，其特征是，指令译码单元(3)为所述数字信号处理器提取构成程序的指令，并把指令翻译成控制信号和数据信号，数字数据处理单元(4)根据控制信号对输入的数据进行数字运算或者逻辑运算。
3.根据权利要求1所述的带有可重构系统硬件栈的数字信号处理器，其特征是，地址发生器单元(2)生成访问数字数据存储器(6)的地址。
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