CN112579159A - 用于矩阵操作加速器的指令的装置、方法和系统 - Google Patents

Abstract

描述了关于矩阵操作加速器的系统、方法和装置。在一个实施例中，处理器包括可从第一模式切换至第二模式的矩阵操作加速器电路，其包括融合乘法累加电路的二维网格，在第一模式下，二维网格的融合乘法累加电路的第一适当子集的相应输出被向下游传输至二维网格的融合乘法累加电路的第二适当子集的相应输入以形成来自至少一个第一输入二维矩阵和至少一个第二输入二维矩阵的输出值，在第二模式下，第一适当子集的相应输出形成来自至少一个第一输入二维矩阵和至少一个第二输入二维矩阵的第一子集的第一输出值，并且第二适当子集的相应输出形成来自至少一个第一输入二维矩阵和至少一个第二输入二维矩阵的第二子集的第二输出值。

Description

用于矩阵操作加速器的指令的装置、方法和系统

技术领域

本公开总体上关于计算机处理器架构，并且更具体地关于用于执行用于使用矩阵操作加速器电路来执行矩阵操作的指令的装置、系统和方法。

背景技术

处理器或处理器集合执行来自指令集(例如，指令集架构(ISA))的指令。指令集是计算机架构的关于编程的部分，并且一般包括原生数据类型、指令、寄存器架构、寻址模式、存储器架构、中断和异常处置以及外部输入和输出(I/O)。应当注意，术语“指令”在本文中可以指宏指令或指微指令，该宏指令例如提供给处理器供执行的指令，该微指令例如由处理器的解码器对宏指令解码所产生的指令。

附图说明

在所附附图中以示例方式而非限制方式来图示本公开，在附图中，类似的附图标记指示类似的要素，其中：

图1A图示根据本公开的实施例的经配置的片的实施例。

图1B图示根据本公开的实施例的经配置的片的实施例。

图2图示根据本公开的实施例的矩阵存储的若干示例。

图3图示根据本公开的实施例的利用矩阵(片)操作加速器的系统的实施例。

图4和图5示出如何使用矩阵操作加速器来共享存储器的不同实施例。

图6图示使用片的矩阵乘法累加操作(“TMMA”)的实施例。

图7图示链式融合乘法累加指令的迭代的执行的子集的实施例。

图8图示链式融合乘法累加指令的迭代的执行的子集的实施例。

图9图示链式融合乘法累加指令的迭代的执行的子集的实施例。

图10图示链式融合乘法累加指令的迭代的执行的子集的实施例。

图11图示根据实施例的尺寸为2的幂的SIMD实现方式，其中，累加器使用比至乘法器的输入的尺寸大的输入尺寸。

图12图示利用矩阵操作电路的系统的实施例。

图13图示处理器核流水线的实施例，该处理器核流水线支持使用片的矩阵操作。

图14图示处理器核流水线的实施例，该处理器核流水线支持使用片的矩阵操作。

图15图示按行为主格式和列为主格式表达的矩阵的示例。

图16图示矩阵(片)的使用的示例。

图17图示矩阵(片)的使用的方法的实施例。

图18图示根据实施例的对片的使用的配置的支持。

图19图示将支持的矩阵(片)的描述的实施例。

图20(A)-图20(D)图示(多个)寄存器的示例。

图21图示包括处理元件电路的二维网格的矩阵操作加速器电路的实施例。

图22是图示根据一些实施例的使用TILEPARTIALDOTPRODUCT指令来加速矩阵操作的框图。

图23图示根据本公开的实施例的处理TILEPARTIALDOTPRODUCT指令的方法2300。

图24图示包括处理元件电路的二维网格的矩阵操作加速器电路的实施例，处理元件电路的二维网格包括用于在第一模式与第二模式之间切换的配置开关的行。

图25图示配置开关的实施例。

图26图示包括处理元件电路的二维网格的矩阵操作加速器电路的实施例，处理元件电路的二维网格包括用于在多个模式之间切换的多行配置开关。

图27A是图示根据本公开的实施例的通用向量友好指令格式及其A类指令模板的框图。

图27B是图示根据本公开的实施例的通用向量友好指令格式及其B类指令模板的框图。

图28A是图示根据本公开的实施例的用于图27A和图27B中的通用向量友好指令格式的字段的框图。

图28B是图示根据本公开的一个实施例的构成完整操作码字段的图28A中的专用向量友好指令格式的字段的框图。

图28C是图示根据本公开的一个实施例的构成寄存器索引字段的图28A中的专用向量友好指令格式的字段的框图。

图28D是图示根据本公开的一个实施例的构成扩充操作字段2750的图28A中的专用向量友好指令格式的字段的框图。

图29是根据本公开的一个实施例的寄存器架构的框图。

图30A是图示根据本公开的实施例的示例性有序流水线和示例性的寄存器重命名的乱序发布/执行流水线两者的框图。

图30B是图示根据本公开的实施例的要包括在处理器中的有序架构核的示例性实施例和示例性的寄存器重命名的乱序发布/执行架构核两者的框图。

图31A是根据本公开的实施例的单个处理器核以及其到管芯上互连网络的连接以及它的第2级(L2)高速缓存的本地子集的框图。

图31B是根据本公开的实施例的图31A中的处理器核的一部分的展开图。

图32是根据本公开的实施例的可具有多于一个的核、可具有集成存储器控制器、并且可具有集成图形器件的处理器的框图。

图33是根据本公开的一个实施例的系统的框图。

图34是根据本公开的实施例的更具体的示例性系统的框图。

图35示出的是根据本公开的实施例的第二更具体的示例性系统的框图。

图36示出的是根据本公开的实施例的芯片上系统(SoC)的框图。

图37是根据本公开的实施例的对照使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图。

具体实施方式

在下列描述中，阐述了众多特定细节。然而，应当理解，实施例可在没有这些特定细节的情况下实施。在其他实例中，未详细示出公知的电路、结构和技术，以免混淆对本描述的理解。

说明书中对“一个实施例”、“实施例”、“示例实施例”等的引用表明所描述的实施例可以包括特定的特征、结构或特性，但是每个实施例可能不一定都包括该特定的特征、结构或特性。此外，此类短语不一定是指同一个实施例。此外，当结合实施例描述特定的特征、结构或特性时，认为结合无论是否被明确描述的其他实施例而影响此类特征、结构或特性是在本领域技术人员的知识范围之内的。

在诸如机器学习和其他批量数据处理之类的许多计算任务中，矩阵可能正变得日益重要。深度学习是一类机器学习算法。诸如深度神经网络的深度学习架构可被应用于包括计算机视觉、语音识别、自然语言处理、音频识别、社交网络过滤、机器翻译、生物信息学和药物设计的领域。

用于深度学习的两种工具推理和训练可利用低精度算术。使深度学习算法和计算的吞吐量最大化可以辅助满足深度学习处理器的需求，深度学习处理器例如在数据中心中执行深度学习的那些处理器。

矩阵-矩阵乘法(也称为GEMM或通用矩阵乘法)是在某些处理器上的重计算操作。用于矩阵乘法(例如，GEMM)的特殊硬件是用于改善诸如深度学习之类的某些应用的峰值计算(和能效)的好的选项。只要输出元素具有足够的位(例如，多于输出)，这些应用中的一些，包括深度学习，就可以对具有相对少的位的输入数据元素进行操作而不损失准确度。

在某些处理器中，处置矩阵是困难的和/或指令密集性任务。例如，可将矩阵的多行置入多个紧缩数据(例如，SIMD或向量)寄存器中，随后可单独地对矩阵的多行进行操作。例如，取决于数据尺寸，将两个8x2(例如，行乘列)矩阵相加可能要求加载或聚集到四个紧缩数据寄存器中。然后，执行与来自每个矩阵的第一行对应的紧缩数据寄存器的第一加法并且执行与来自每个矩阵的第二行对应的紧缩数据寄存器的第二加法。随后，将所得到的紧缩数据寄存器往回分散到存储器。尽管对于小矩阵而言，该场景可能是可接受的，但是对于较大矩阵通常是不可接受的。

讨论

本文中描述的是用于在诸如中央处理单元(CPU)、图形处理单元(GPU)和加速器之类的计算机硬件中支持矩阵操作的机制。矩阵操作利用表示存储器的一个或多个紧缩区域(诸如，寄存器)的2维(2-D)数据结构。贯穿本说明书，这些2-D数据结构被称为片。注意，矩阵可以比片小(使用少于片的全部)，或可利用多个片(矩阵大于任一片的尺寸)。贯穿本说明书，使用矩阵(片)语言来指示使用影响矩阵的片来执行的操作；矩阵是否大于任一片通常是不相关的。

每个片可由不同的操作来作用，这些操作诸如本文中详述的那些操作，包括但不限于：矩阵(片)乘法、片加法、片减法、片对角线、片归零、片变换、片点积、片广播、片行广播、片列广播、片乘法、片乘法和累加、片移动，等等。此外，在未来可以与这些操作一起使用或为了支持非数值应用而使用对诸如使用缩放和/或偏置的操作器的支持，非数值应用例如，OpenCL“本地存储器”、数据压缩/解压缩，等等。本文中还描述了用于执行矩阵操作(例如，TILEPARTIALDOTPRODUCT)指令的指令。

存储(诸如，(非易失性和易失性的)存储器、寄存器、高速缓存等)的多个部分被布置为具有不同横向尺度和纵向尺度的片。例如，片可具有横向尺度4(例如，矩阵的四行)和纵向尺度8(例如，矩阵的8列)。典型地，横向尺度与元素尺寸(例如，2位、4位、8位、16位、32位、64位、128位等)相关。可支持多种数据类型(单精度浮点、双精度浮点、整数等)。

经配置的片的示例性使用

在一些实施例中，可配置片参数。例如，可配置给定的片以提供片选项。示例性片选项包括但不限于：片的行数、片的列数、片是否为有效以及片是否由相等尺寸的片对组成。

图1A图示经配置的片的实施例。如图所示，应用存储器102的4kB具有存储于其上的4个1kB的片——片t0 104、片t1 106、片t2 108和片t3 110。在该示例中，这4个片不由对组成，并且每个片具有以行和列布置的元素。片t0 104和片t1 106具有K行和N列的4字节元素(例如，单精度数据)，其中K＝8，且N＝32。片t2 108和片t3 110具有K行和N/2列的8字节元素(例如，双精度数据)。由于双精度操作数的宽度是单精度操作数的两倍，因此该配置与用于提供片选项的调色板一致，将至少4kB的总存储提供给至少4个名称。在操作中，可使用加载操作和存储操作从存储器加载片以及向存储器存储片。取决于所使用的指令编码方案，可用的应用存储器的量以及可用片的尺寸、数量和配置有所不同。

图1B图示经配置的片的实施例。如图所示，应用存储器122的4kB具有存储于其上的2对1kB的片，第一对是片t4L 124和片t4R 126，第二对是片t5L 128和片t5R 130。如图所示，片对被划分为左片和右片。在其他实施例中，片对被划分为偶数片和奇数片。在该示例中，这4个片各自都具有以行和列布置的元素。片t4L 124和片t4R 126具有K行和N列的4字节元素(例如，单精度浮点数据)，其中K＝8，且N＝32。片t5L 128和片t5R 130具有K行和N/2列的8字节元素(例如，双精度浮点数据)。由于双精度操作数的宽度是单精度操作数的两倍，因此该配置与用于提供片选项的调色板一致，将至少4kB的总存储提供给至少2个名称。图1A的四个片使用4个名称，每一个名称对1kB的片命名，而图1B中的2个片对可使用2个名称来指定成对的片。在一些实施例中，片指令接受成对的片的名称作为操作数。在操作中，可使用加载操作和存储操作从存储器加载片以及向存储器存储片。取决于所使用的指令编码方案，可用的应用存储器的量以及可用片的尺寸、数量和配置有所不同。

在一些实施例中，片参数是可定义的。例如，“调色板”用于提供片选项。示例性选项包括但不限于：片名称的数量、存储的行中的字节数、片中的行数和列数，等等。例如，片的最大“高度”(行数)可定义为：

片最大行＝所构造的存储/(调色板名称的数量*每行的字节数)。

由此，可写入应用，使得名称的固定使用将能够利用跨实现方式的不同存储尺寸。

使用片配置(“TILECONFIG”)指令完成对片的配置，其中，在所选择的调色板中定义特定的片使用。该声明包括要使用的片名称的数量、每个名称(片)的所请求的行数和列数，并且在一些实施例中包括每个片的所请求的数据类型。在一些实施例中，在TILECONFIG指令的执行期间执行一致性校验，以确定其匹配调色板条目的限制。

示例性片存储类型

图2图示矩阵存储的若干示例。在(A)中，片被存储在存储器中。如图所示，每“行”由四个紧缩数据元素组成。为了达到下一“行”，使用跨步值。注意，行可被连续地存储在存储器中。当片存储不映射底层存储器阵列行宽度时，跨步式存储器访问允许对一行以及随后对下一行的访问。

从存储器加载片以及向存储器存储片典型地是从应用存储器到紧缩的数据行的跨步式访问。示例性TILELOAD和TILESTORE指令或对于作为加载操作指令中的TILE(片)操作数的应用存储器的其他指令参考在一些实施例中是可重新开始的，以针对每条指令处置(高达)2*行的页错误、未掩码的浮点异常和/或中断。

在(B)中，矩阵存储在由多个寄存器组成的片中，这些寄存器诸如，紧缩数据寄存器(单指令多数据(SIMD)或向量寄存器)。在该示例中，片被叠加在三个物理寄存器上。典型地，使用连续的寄存器，然而，情况不必是这样。

在(C)中，矩阵被存储在可由在片操作中使用的融合乘法累加(FMA)电路访问的非寄存器存储中的片中。该存储可在FMA内部，或邻近FMA。此外，在一些实施例中，如下文所讨论，该存储可用于数据元素，而不是用于整个行或整个片。

经由CPUID报告TMMA架构的所支持的参数。在一些实施例中，信息列表包括最大高度和最大SIMD尺度。配置TMMA架构要求指定每个片的尺度、每个片的元素尺寸以及调色板标识符。通过执行TILECONFIG指令来完成该配置。

TILECONFIG指令的成功执行启用后续的TILE操作器。TILERELEASEALL指令清除片配置，并禁用TILE操作(直到下一TILECONFIG指令执行)。在一些实施例中，在使用片的上下文切换中使用XSAVE、XSTORE等。在一些实施例中，在XSAVE中使用2个XCR0位，一个用于TILECONFIG元数据，一个位与实际的片有效载荷数据对应。

TILECONFIG不仅配置片使用，还设置状态变量，该状态变量指示在片经配置的情况下程序在代码区域中。实现方式可枚举对可与片区域一起使用的其他指令的限制，诸如，没有对现有寄存器组的使用，等等。

退出片区域典型地利用TILERELEASEALL指令来完成。该指令不取参数并迅速使所有片无效(指示数据不再需要任何保存或恢复)，并且清除与处于片区域中对应的内部状态。

在一些实施例中，片操作将使超出由片配置指定的尺度的任何行和任何列归零。例如，随着每一行被写入，片操作将使超出所配置的列数(将元素的尺寸考虑在内)的数据归零。例如，对于64字节的行以及配置有10行和12列的片，写入FP32元素的操作将以12*4字节向前10行中的每一行写入输出/结果数据，并且使每一行中的其余的4*4字节归零。片操作还对前10个经配置的行之后的任何行完全归零。当使用具有64字节的行的1K的片时，将会有16行，因此，在该示例中，最后6行也将被归零。

在一些实施例中，当加载数据时，上下文恢复指令(例如，XRSTOR)强制使超出片的所配置的行的数据将被维持为零。如果没有有效配置，则所有行被归零。对片数据的XRSTOR能够加载超出那些所配置的列的列中的无用信息。XRSTOR对超出所配置的列数进行清除不应当是可能的，因为不存在与片配置相关联的元素宽度。

当将整个TILE存储区写入存储器时，上下文保存(例如，XSAVE)暴露整个TILE存储区。如果XRSTOR将无用数据加载到片的最右边部分中，则将由XSAVE保存那个数据。对于超出为每个片指定的数量的行，XSAVE将写入零。

在一些实施例中，片指令是可重新开始的。访问存储器的操作允许在页错误之后重新开始。凭借受控制和/或状态寄存器控制的对异常的掩码，处理浮点操作的计算指令也允许未掩码的浮点异常。

为了支持在这些事件后重新开始指令，这些指令将信息存储在下文详述的起始寄存器中。

矩阵(片)操作系统

示例性硬件支持

图3图示利用矩阵(片)操作加速器的系统的实施例。在该图示中，主机处理器/处理系统301将命令311(例如，矩阵操纵操作，诸如，算术或矩阵操纵操作、或加载和存储操作)传递至矩阵操作加速器307。然而，这以这种方式示出，仅用于讨论的目的。如稍后所详述，该加速器307可以是处理核的部分。典型地，作为片操纵操作器指令的命令311将片称为寄存器-寄存器(“reg-reg”)或寄存器-存储器(“reg-mem”)格式。诸如TILESTORE、TILELOAD、TILECONFIG等的其他命令不对片执行数据操作。命令可以是供加速器307处置的经解码的指令(例如，微操作)或宏指令。

在该示例中，一致性存储器接口303耦合至主机处理器/处理系统301和矩阵操作加速器307，使得它们能够共享存储器。图4和图5示出如何使用矩阵操作加速器来共享存储器的不同实施例。如图4中所示，主机处理器401和矩阵操作加速器电路405共享同一存储器403。图5图示其中主机处理器501和矩阵操作加速器505不共享存储器，但可访问彼此的存储器的实施例。例如，处理器501可访问片存储器507，并照常利用其主机存储器503。类似地，矩阵操作加速器505可访问主机存储器503，但更典型地使用其自身的存储器507。注意，这些存储器可以是不同类型的。

在一些实施例中，使用在物理寄存器上的叠加结构来支持片。例如，取决于实现方式，片可以利用16个1024位的寄存器、32个512位的寄存器，等等。在一些实施例中，矩阵操作利用表示存储器的一个或多个紧缩区域(诸如，寄存器)的2维(2-D)数据结构。贯穿本说明书，这些2-D数据结构被称为片或片寄存器。

在一些实施例中，矩阵操作加速器307包括耦合至数据缓冲器305的多个FMA 309(在一些实现方式中，这些缓冲器305中的一个或多个被存储在如图所示的网格的FMA中)。数据缓冲器305对从存储器加载的片和/或向存储器存储的片进行缓冲(例如，使用片加载或片存储指令)。数据缓冲器可以是例如多个寄存器。典型地，这些FMA被布置为能够读取和写入片的链式FMA 309的网格。在该示例中，矩阵操作加速器307用于使用片T0、T1和T2来执行矩阵乘法操作。片中的至少一个片被容纳在FMA网格309中。在一些实施例中，操作中的所有片都被存储在FMA网格309中。在其他实施例中，仅子集被存储在FMA网格309中。如图所示，T1被容纳，而T0和T2不被容纳。注意，A、B和C是指这些片的矩阵，这些矩阵可以占据或可以不占据片的整个空间。

图6图示使用片的矩阵乘法累加操作(“TMMA”)的实施例。

在某些实施例中，矩阵(片A 601)中的行数与串联的(链式)FMA的数量匹配，这些串联的FMA包括计算的等待时间。实现方式可自由地在更小高度的网格上再循环，但是计算保持相同。

源/目的地向量来自N行的片(片C 605)，并且FMA的网格611执行N个向量-矩阵操作，从而导致执行片的矩阵乘法的完整指令。片B 603是另一向量源，并将“广播”项提供给每一级中的FMA。

在操作中，在一些实施例中，(存储在片B 603中的)矩阵B的元素跨FMA的矩形网格散布。(存储在片A 601中的)矩阵B使其行的元素被变换，以与FMA的矩形网格的列尺度匹配。在网格中的每个FMA处，A和B的元素被相乘，并被加到(来自上方的图中)传入的被加数，并且传出的和被传递至FMA的下一行(或最终输出)。

单个步骤的等待时间与K(矩阵B的行高)成比例，并且从属的TMMA典型地(在单片中或跨片)具有足够的源-目的地行以隐藏该等待时间。实现方式还可跨时间步长分割SIMD(紧缩数据元素)尺度M(矩阵A的行高)，但是这仅改变K乘以的常数。当程序指定比由TMMA枚举的最大值小的K时，实现方式利用“掩码”或“早出”来自由地实现此。

整个TMMA的等待时间与N*K成比例。重复率与N成比例。每条TMMA指令的MAC的数量为N*K*M。

图7图示链式融合乘法累加指令的迭代的执行的子集的实施例。具体而言，这图示目的地的一个紧缩数据元素位置的迭代的执行电路。在该实施例中，链式融合乘法累加正对有符号源进行操作，其中，累加器2倍于输入数据的尺寸。

第一有符号源(源1 701)和第二有符号源(源2 703)各自都具有四个紧缩数据元素。这些紧缩数据元素中的每一个都存储诸如浮点数据之类的有符号数据。第三有符号源(源3 709)具有两个紧缩数据元素，其中的每一个都存储有符号数据。第一有符号源701的尺寸和第二有符号源703的尺寸是第三有符号源(初始值或先前结果)709的尺寸的一半。例如，第一有符号源701和第二有符号源703可具有32位的紧缩数据元素(例如，单精度浮点)，而第三有符号源709可具有64位的紧缩数据元素(例如，双精度浮点)。

在该图示中，仅示出第一有符号源701和第二有符号源703的最高有效的两个紧缩数据元素位置以及第三有符号源709的最高有效的紧缩数据元素位置。当然，还将处理其他紧缩数据元素位置。

如图所示，成对地处理紧缩数据元素。例如，使用乘法器电路705将第一有符号源701和第二有符号源703的最高有效的紧缩数据元素位置的数据相乘，并且使用乘法器电路707将来自第一有符号源701和第二有符号源703的次高有效的紧缩数据元素位置的数据相乘。在一些实施例中，这些乘法器电路705和707重新用于其他紧缩数据元素位置。在其他实施例中，使用附加的乘法器电路，使得并行地处理紧缩数据元素。在一些上下文中，使用尺寸为有符号第三源709的尺寸的通道来完成并行执行。使用加法电路711将这些乘法中的每个乘法的结果相加。

(使用不同的加法器713或同一加法器711)将这些乘法的结果的加法的结果加到来自有符号源3 709的最高有效紧缩数据元素位置的数据。

最终，第二加法的结果被存储到有符号目的地715中与来自有符号第三源709的所使用的紧缩数据元素位置对应的紧缩数据元素位置中，或者如果有下一迭代，则该第二加法的结果被继续传递到该下一迭代。在一些实施例中，将写掩码应用于此存储，使得如果对应的写掩码(位)被置位，则存储发生，如果对应的写掩码(位)未被置位，则存储不发生。

图8图示链式融合乘法累加指令的迭代的执行的子集的实施例。具体而言，这图示目的地的一个紧缩数据元素位置的迭代的执行电路。在该实施例中，链式融合乘法累加正对有符号源进行操作，其中，累加器2倍于输入数据的尺寸。

第一有符号源(源1 801)和第二有符号源(源2 803)各自都具有四个紧缩数据元素。这些紧缩数据元素中的每一个都存储诸如整数数据之类的有符号数据。第三有符号源(源3 809)具有两个紧缩数据元素，其中的每一个都存储有符号数据。第一有符号源801的尺寸和第二有符号源803的尺寸是第三有符号源809的尺寸的一半。例如，第一有符号源801和第二有符号源803可具有32位的紧缩数据元素(例如，单精度浮点)，而第三有符号源809可具有64位的紧缩数据元素(例如，双精度浮点)。

在该图示中，仅示出第一有符号源801和第二有符号源803的最高有效的两个紧缩数据元素位置以及第三有符号源809的最高有效的紧缩数据元素位置。当然，还将处理其他紧缩数据元素位置。

如图所示，成对地处理紧缩数据元素。例如，使用乘法器电路805将第一有符号源801和第二有符号源803的最高有效的紧缩数据元素位置的数据相乘，并且使用乘法器电路807将来自第一有符号源801和第二有符号源803的次高有效的紧缩数据元素位置的数据相乘。在一些实施例中，这些乘法器电路805和807重新用于其他紧缩数据元素位置。在其他实施例中，使用附加的乘法器电路，使得并行地处理紧缩数据元素。在一些上下文中，使用尺寸为有符号第三源(初始值或先前迭代结果)809的尺寸的通道来完成并行执行。使用加法/饱和电路813将多个乘法中的每个乘法的结果加到有符号第三源809。

当加法导致过大的值时，加法/饱和(累加器)电路813保留操作数的符号。具体而言，对于多路加法与向目的地或下一迭代的写入之间的无限精度结果，饱和评估发生。当累加器813是浮点且输入项是整数时，乘积的和以及浮点累加器输入值被转换为无限精度值(数百位的定点数)，执行乘法结果与第三输入的加法，并执行向实际累加器类型的单次舍入。

无符号饱和意味着输出值被限于那个元素宽度的最大无符号数(全1)。有符号饱和意味着值被限于处于那个元素宽度的最小负数与最大正数之间的范围中(例如，对于字节，范围为从-128(＝-2^7)到127(＝2^7-1))。

加法和饱和校验的结果被存储到有符号结果815中与来自有符号第三源809的所使用的紧缩数据元素位置对应的紧缩数据元素位置中，或者如果有下一迭代，则该结果被继续传递到该下一迭代。在一些实施例中，将写掩码应用于此存储，使得如果对应的写掩码(位)被置位，则存储发生，如果对应的写掩码(位)未被置位，则存储不发生。

图9图示链式融合乘法累加指令的迭代的执行的子集的实施例。具体而言，这图示目的地的一个紧缩数据元素位置的迭代的执行电路。在该实施例中，链式融合乘法累加正对有符号源和无符号源进行操作，其中，累加器4倍于输入数据的尺寸。

第一有符号源(源1 901)和第二无符号源(源2 903)各自都具有四个紧缩数据元素。这些紧缩数据元素中的每一个都具有诸如浮点数据或整数数据之类的数据。第三有符号源(初始值或结果915)具有存储有符号数据的紧缩数据元素。第一源901的尺寸和第二源903的尺寸是第三有符号源915的尺寸的四分之一。例如，第一源901和第二源903可具有16位的紧缩数据元素(例如，字)，而第三有符号源915可具有64位的紧缩数据元素(例如，双精度浮点或64位整数)。

在该图示中，仅示出第一源901和第二源903的最高有效的四个紧缩数据元素位置以及第三有符号源915的最高有效的紧缩数据元素位置。当然，如果还有任何其他紧缩数据元素位置，则还将处理这些紧缩数据元素位置。

如图所示，按四元组处理紧缩数据元素。例如，使用乘法器电路905将第一源901和第二源903的最高有效的紧缩数据元素位置的数据相乘，使用乘法器电路907将来自第一源901和第二源903的次高有效的紧缩数据元素位置的数据相乘，使用乘法器电路909将来自第一源901和第二源903的第三高有效的紧缩数据元素位置的数据相乘，并且使用乘法器电路911将来自第一源901和第二源903的最低有效的紧缩数据元素位置的数据相乘。在一些实施例中，在乘法之前，对第一源901的有符号紧缩数据元素进行符号扩展，并且对第二源903的无符号紧缩数据元素进行零扩展。

在一些实施例中，这些乘法器电路905-911重新用于其他紧缩数据元素位置。在其他实施例中，使用附加的乘法器电路，使得并行地处理紧缩数据元素。在一些上下文中，使用尺寸为有符号第三源915的尺寸的通道来完成并行执行。使用加法电路913将这些乘法中的每个乘法的结果相加。

(使用不同的加法器917或同一加法器913)将这些乘法的结果的加法的结果加到来自有符号源3 915的最高有效紧缩数据元素位置的数据。

最终，第二加法的结果919被存储到有符号目的地中与来自有符号第三源915的所使用的紧缩数据元素位置对应的紧缩数据元素位置中，或者被传递到下一迭代。在一些实施例中，将写掩码应用于此存储，使得如果对应的写掩码(位)被置位，则存储发生，如果对应的写掩码(位)未被置位，则存储不发生。

图10图示链式融合乘法累加指令的迭代的执行的子集的实施例。具体而言，这图示目的地的一个紧缩数据元素位置的迭代的执行电路。在该实施例中，链式融合乘法累加正对有符号源和无符号源进行操作，其中，累加器4倍于输入数据的尺寸。

第一有符号源1001和第二无符号源1003各自都具有四个紧缩数据元素。这些紧缩数据元素中的每一个都存储诸如浮点数据或整数数据之类的数据。第三有符号源1015(初始或先前结果)具有存储有符号数据的紧缩数据元素。第一源的尺寸和第二源的尺寸是第三有符号源1015(初始或先前结果)的尺寸的四分之一。例如，第一源和第二源可具有16位的紧缩数据元素(例如，字)，而第三有符号源1015(初始或先前结果)可具有64位的紧缩数据元素(例如，双精度浮点或64位整数)。

在该图示中，示出第一有符号源1001和第二无符号源1003的最高有效的四个紧缩数据元素位置以及第三有符号源1015的最高有效的紧缩数据元素位置。当然，如果还有任何其他紧缩数据元素位置，则还将处理这些紧缩数据元素位置。

如图所示，按四元组处理紧缩数据元素。例如，使用乘法器电路1005将第一有符号源1001和第二无符号源1003的最高有效的紧缩数据元素位置的数据相乘，使用乘法器电路1007将来自第一有符号源1001和第二无符号源1003的次高有效的紧缩数据元素位置的数据相乘，使用乘法器电路1009将来自第一有符号源1001和第二无符号源1003的第三高有效的紧缩数据元素位置的数据相乘，并且使用乘法器电路1011将来自第一有符号源1001和第二无符号源1003的最低有效的紧缩数据元素位置的数据相乘。在一些实施例中，在乘法之前，对第一有符号源1001的有符号紧缩数据元素进行符号扩展，并且对第二无符号源1003的无符号紧缩数据元素进行零扩展。

在一些实施例中，这些乘法器电路1005-1011重新用于其他紧缩数据元素位置。在其他实施例中，使用附加的乘法器电路，使得并行地处理紧缩数据元素。在一些上下文中，使用尺寸为第三有符号源1015(初始或先前结果)的尺寸的通道来完成并行执行。使用加法器/饱和1013电路将这些乘法结果的加法的结果加到来自第三有符号源1015(初始或先前结果)的最高有效紧缩数据元素位置的数据。

当加法导致对于有符号饱和过大或过小的值时，加法/饱和(累加器)电路1013保留操作数的符号。具体而言，对于多路加法与向目的地的写入之间的无限精度结果，饱和评估发生。当累加器1013是浮点且输入项是整数时，乘积的和以及浮点累加器输入值被转换为无限精度值(数百位的定点数)，执行乘法结果与第三输入的加法，并执行向实际累加器类型的单次舍入。

加法和饱和校验的结果1019被存储到有符号目的地中与来自第三有符号源1015(初始或先前结果)的所使用的紧缩数据元素位置对应的紧缩数据元素位置中或者被传递到下一迭代。在一些实施例中，将写掩码应用于此存储，使得如果对应的写掩码(位)被置位，则存储发生，如果对应的写掩码(位)未被置位，则存储不发生。

图11图示根据实施例的尺寸为2的幂的SIMD实现方式，其中，累加器使用比至乘法器的输入的尺寸大的输入尺寸。注意，(至乘法器的)源和累加器值可以是有符号值或无符号值。对于具有2X输入尺寸的累加器(换言之，累加器输入值的尺寸是源的紧缩数据元素的尺寸的2倍)，表1101图示不同的配置。对于字节尺寸的源，累加器使用尺寸为16位的字或半精度浮点(HPFP)值。对于字尺寸的源，累加器使用尺寸为32位的32位整数或单精度浮点(SPFP)值。对于SPFP或32位整数尺寸的源，累加器使用尺寸为64位的64位整数或双精度浮点(DPFP)值。

对于具有4X输入尺寸的累加器(换言之，累加器输入值的尺寸是源的紧缩数据元素的尺寸的4倍)，表1103图示不同的配置。对于字节尺寸的源，累加器使用尺寸为32位的32位整数或单精度浮点(SPFP)值。在一些实施例中，对于字尺寸的源，累加器使用尺寸为64位的64位整数或双精度浮点(DPFP)值。

对于具有8X输入尺寸的累加器(换言之，累加器输入值的尺寸是源的紧缩数据元素的尺寸的8倍)，表1105图示配置。对于字节尺寸的源，累加器使用64位整数。

如之前所提示，矩阵操作电路可被包括在核中，或可作为外部加速器。图12图示利用矩阵操作电路的系统的实施例。在该图示中，多个实体与环形互连1245耦合。

多个核，核0 1201、核1 1203、核2 1205、以及核N 1207提供非基于片的指令支持。在一些实施例中，矩阵操作电路1251设于核1203中，而在其他实施例中，矩阵操作电路1211和1213是在环形互连1245上可访问的。

此外，提供一个或多个存储器控制器1223-1225，以代表核和/或矩阵操作电路来与存储器1233和1231通信。

图13图示处理器核流水线的实施例，该处理器核流水线支持使用片的矩阵操作。分支预测和解码电路1303执行对来自存储在指令存储1301中的指令的分支预测、对这些指令的解码和/或分支预测和解码两者。例如，本文中详述的指令可存储在指令存储中。在一些实现方式中，分开的电路用于分支预测，并且在一些实施例中，至少一些指令被解码为一个或多个微操作、微代码进入点、微指令、其他指令或使用微代码1305的其他控制信号。分支预测和解码电路1303可使用各种不同的机制来实现。合适机制的示例包括但不限于查找表、硬件实现、可编程逻辑阵列(PLA)、微代码只读存储器(ROM)等。

分支预测和解码电路1303耦合至分配/重命名1307电路，在一些实施例中，该分配/重命名1307电路耦合至调度器电路1309。在一些实施例中，这些电路通过执行以下步骤中的一个或多个来提供寄存器重命名、寄存器分配和/或调度功能：1)将逻辑操作数值重命名为物理操作数值(例如，一些实施例中的寄存器别名表)；2)将状态位和标志分配给经解码的指令；以及3)(例如，在一些实施例中，使用预留站)调度经解码的指令供在指令池外部的执行电路上执行。

调度器电路1309表示任意数量的不同调度器，包括预留站、中央指令窗口等。调度器电路1309耦合至(多个)物理寄存器堆1315或包括(多个)物理寄存器堆1315。(多个)物理寄存器堆1315中的每一个表示一个或多个物理寄存器堆，其中不同的物理寄存器堆存储一种或多种不同的数据类型，诸如，标量整数、标量浮点、紧缩整数、紧缩浮点、向量整数、向量浮点、状态(例如，作为要执行的下一指令的地址的指令指针)、片，等等。在一个实施例中，(多个)物理寄存器堆1315包括向量寄存器电路、写掩码寄存器电路和标量寄存器电路。这些寄存器电路可提供架构向量寄存器、向量掩码寄存器和通用寄存器。(多个)物理寄存器堆1315被引退电路1317覆盖，以图示可实现寄存器重命名和乱序执行的各种方式(诸如，使用(多个)重排序缓冲器和(多个)引退寄存器堆、使用(多个)未来文件(future file)、(多个)历史缓冲器、(多个)引退寄存器堆、使用寄存器映射和寄存器池，等等)。引退电路1317和(多个)物理寄存器堆1315耦合至执行电路1311。

尽管在乱序执行的上下文中描述寄存器重命名，但应当理解，寄存器重命名可在有序架构中被使用。虽然处理器的所图示的实施例也可包括分开的指令和数据高速缓存单元以及共享的L2高速缓存单元，但替代实施例也可具有用于指令和数据两者的单个内部高速缓存，诸如例如，第一级(L1)内部高速缓存、或多个级别的内部高速缓存。在一些实施例中，系统可包括内部高速缓存和在核和/或处理器外部的外部高速缓存的组合。替代地，所有高速缓存都可在核和/或处理器的外部。

执行电路1311是一个或多个执行单元的集合，包括标量电路1321、向量/SIMD电路1323和矩阵操作电路1327、以及用于访问高速缓存1313的存储器访问电路1325。执行电路执行各种操作(例如，移位、加法、减法、乘法)并对各种数据类型(例如，标量浮点、紧缩整数、紧缩浮点、向量整数、向量浮点)执行。尽管一些实施例可以包括专用于特定功能或功能集合的数个执行单元，但是其他实施例可仅包括一个执行单元或全都执行所有功能的多个执行单元。标量电路1321执行标量操作，向量/SIMD电路1323执行向量/SIMD操作，并且矩阵操作电路1327执行本文中详述的矩阵(片)操作。

作为示例，示例性寄存器重命名的、乱序发布/执行核架构可以如下实现流水线：1)指令取出电路执行取出和长度解码级；2)分支和解码电路1303执行解码级；3)分配/重命名1307电路执行分配级和重命名级；4)调度器电路1309执行调度级；5)(耦合至或被包括在调度器电路1309和分配/重命名1307电路和存储器单元中的)(多个)物理寄存器堆执行寄存器读取/存储器读取级；执行电路1311执行执行级；6)存储器单元和(多个)物理寄存器堆单元执行写回/存储器写入级；7)各个单元可涉及异常处置级；以及8)引退单元和(多个)物理寄存器堆单元执行提交级。

核可支持一个或多个指令集(例如，x86指令集(具有与较新版本一起添加的一些扩展)；加利福尼亚州桑尼维尔市的MIPS技术公司的MIPS指令集；加利福尼亚州桑尼维尔市的ARM控股公司的ARM指令集(具有诸如NEON等任选附加扩展))，其中包括本文中描述的(多条)指令。在一个实施例中，核1390包括用于支持紧缩数据指令集扩展(例如，AVX1、AVX2)的逻辑，由此允许使用紧缩数据来执行由许多多媒体应用使用的操作。

应当理解，核可支持多线程化(执行两个或更多个并行的操作或线程的集合)，并且可以按各种方式来完成该多线程化，各种方式包括时分多线程化、同时多线程化(其中单个物理核为物理核正在同时多线程化的线程中的每一个线程提供逻辑核)、或其组合(例如，时分取出和解码以及此后的诸如

超线程化技术中的同时多线程化)。

图14图示处理器核流水线的实施例，该处理器核流水线支持使用片的矩阵操作。分支预测和解码电路1403执行对来自存储在指令存储1401中的指令的分支预测、对这些指令的解码和/或分支预测和解码两者。例如，本文中详述的指令可存储在指令存储中。在一些实现方式中，分开的电路用于分支预测，并且在一些实施例中，至少一些指令被解码为一个或多个微操作、微代码进入点、微指令、其他指令或使用微代码1405的其他控制信号。分支预测和解码电路1403可使用各种不同的机制来实现。合适机制的示例包括但不限于查找表、硬件实现、可编程逻辑阵列(PLA)、微代码只读存储器(ROM)等。

分支预测和解码电路1403耦合至分配/重命名1407电路，在一些实施例中，该分配/重命名1407电路耦合至调度器电路1409。在一些实施例中，这些电路通过执行以下步骤中的一个或多个来提供寄存器重命名、寄存器分配和/或调度功能：1)将逻辑操作数值重命名为物理操作数值(例如，一些实施例中的寄存器别名表)；2)将状态位和标志分配给经解码的指令；以及3)(例如，在一些实施例中，使用预留站)调度经解码的指令供在指令池外部的执行电路上执行。

调度器电路1409表示任意数量的不同调度器，包括预留站、中央指令窗口等。(多个)调度器单元调度器电路1409耦合至(多个)物理寄存器堆1415或包括(多个)物理寄存器堆1415。(多个)物理寄存器堆1415中的每一个表示一个或多个物理寄存器堆，其中不同的物理寄存器堆存储一种或多种不同的数据类型，诸如，标量整数、标量浮点、紧缩整数、紧缩浮点、向量整数、向量浮点、状态(例如，作为要执行的下一指令的地址的指令指针)、片，等等。在一个实施例中，(多个)物理寄存器堆1415包括向量寄存器电路、写掩码寄存器电路和标量寄存器电路。这些寄存器电路可提供架构向量寄存器、向量掩码寄存器和通用寄存器。(多个)物理寄存器堆1415被引退电路1417覆盖，以图示可实现寄存器重命名和乱序执行的各种方式(诸如，使用(多个)重排序缓冲器和(多个)引退寄存器堆、使用(多个)未来文件(future file)、(多个)历史缓冲器、(多个)引退寄存器堆、使用寄存器映射和寄存器池，等等)。引退电路1417和(多个)物理寄存器堆1415耦合至执行电路1411。

尽管在乱序执行的上下文中描述寄存器重命名，但应当理解，寄存器重命名可在有序架构中被使用。虽然处理器的所图示的实施例也可包括分开的指令和数据高速缓存单元以及共享的L2高速缓存单元，但替代实施例也可具有用于指令和数据两者的单个内部高速缓存，诸如例如，第一级(L1)内部高速缓存、或多个级别的内部高速缓存。在一些实施例中，系统可包括内部高速缓存和在核和/或处理器外部的外部高速缓存的组合。替代地，所有高速缓存都可在核和/或处理器的外部。

执行电路1411包括一个或多个执行电路1427的集合以及用于访问高速缓存1413的一个或多个存储器访问电路1425的集合。执行电路1427执行本文中详述的矩阵(片)操作。

作为示例，示例性寄存器重命名的、乱序发布/执行核架构可以如下实现流水线：1)指令取出电路执行取出和长度解码级；2)分支和解码电路1403执行解码级；3)分配/重命名1407电路执行分配级和重命名级；4)调度器电路1409执行调度级；5)(耦合至或被包括在调度器电路1409和分配/重命名1407电路和存储器单元中的)(多个)物理寄存器堆执行寄存器读取/存储器读取级；执行电路1411执行执行级；6)存储器单元和(多个)物理寄存器堆单元执行写回/存储器写入级；7)各个单元可涉及异常处置级；以及8)引退单元和(多个)物理寄存器堆单元执行提交级。

核可支持一个或多个指令集(例如，x86指令集(具有与较新版本一起添加的一些扩展)；加利福尼亚州桑尼维尔市的MIPS技术公司的MIPS指令集；加利福尼亚州桑尼维尔市的ARM控股公司的ARM指令集(具有诸如NEON等任选附加扩展))，其中包括本文中描述的(多条)指令。在一个实施例中，核1490包括用于支持紧缩数据指令集扩展(例如，AVX1、AVX2)的逻辑，由此允许使用紧缩数据来执行由许多多媒体应用使用的操作。

应当理解，核可支持多线程化(执行两个或更多个并行的操作或线程的集合)，并且可以按各种方式来完成该多线程化，各种方式包括时分多线程化、同时多线程化(其中单个物理核为物理核正在同时多线程化的线程中的每一个线程提供逻辑核)、或其组合(例如，时分取出和解码以及此后的诸如

超线程化技术中的同时多线程化)。

布局

贯穿本说明书，使用行为主的数据布局来表达数据。列为主的用户应当根据项的定向来变换这些项。图15图示按行为主格式和列为主格式表达的矩阵的示例。如图所示，矩阵A是2x3矩阵。当该矩阵按行为主的格式存储时，行的数据元素是连续的。当该矩阵按列为主的格式存储时，列的数据元素是连续的。A^T*B^T＝(BA)^T是矩阵的公知属性，其中，上标T表示变换。按行为主的数据那样来读取列为主的数据导致看起来像变换矩阵的矩阵。

在一些实施例中，在硬件中利用行为主的语义，并且列为主的数据将交换操作数顺序并使结果是矩阵的变换，但是对于从存储器的后续列为主的读取，其是正确的非变换矩阵。

例如，如果具有两个要相乘的列为主的矩阵：

输入矩阵将按如下方式被存储在线性存储器中(列为主)：

a c e b d f

以及

g h i j k l.

以尺度2x3和3x2将那些矩阵读取为行为主的，则它们将表现为：

a c e以及g h

b d f i j

k l

交换顺序和矩阵乘法：

g h a c e ag+bh cg+dh eg+fh

i j *b d f＝ ai+bj ci+dj ei+fj

k l ak+bl ck+dl ek+fl

变换矩阵移出，并且随后可按行为主的顺序被存储：

ag+bh cg+dh eg+fh ai+bj ci+dj ei+fj ak+bl ck+dl ek+fl

并且在后续的列为主的计算中被使用，其是正确的未变换矩阵：

ag+bh ai+bj ak+bl

cg+dh ci+dj ck+dl

eg+fh ei+fj ek+fl

示例性使用

图16图示矩阵(片)的使用的示例。在该示例中，矩阵C 1601包括两个片，矩阵A1603包括一个片，并且矩阵B 1605包括两个片。该图示出用于计算矩阵乘法的算法的内循环的示例。在该示例中，来自矩阵C1601的两个结果片tmm0和tmm1用于将中间结果累加。当来自矩阵A 1603的一个片(tmm2)乘以来自矩阵B 1605的两个片时，这个片被重复使用2次。指针用于加载来自箭头所指示方向的新A矩阵(片)和两个新B矩阵(片)。未示出的外循环调整用于C片的指针。

如图所示的示例性代码包括片配置指令的使用，并且被执行以配置片使用，加载片，用于处理片的循环，将片存储到存储器，并释放片使用。

图17图示矩阵(片)的使用的实施例。在1701处，配置片使用。例如，执行TILECONFIG指令以配置片使用，包括设置每个片的行数和列数。典型地，在1703处，从存储器加载至少一个矩阵(片)。在1705处，使用矩阵(片)来执行至少一个矩阵(片)操作。在1707处，将至少一个矩阵(片)向外存储到存储器，并且在1709处，上下文切换可发生。

示例性配置

片配置硬件支持

如上文所讨论，片使用通常需要在使用前进行配置。例如，可能不需要完全使用所有的行和列。在一些实施例中不配置这些行和列不仅节省了功率，而且可使用配置来判定操作是否将生成错误。例如，如果M和L不相同，则(N x M)*(L x N)形式的矩阵乘法通常将不起作用。

在使用利用片的矩阵之前，在一些实施例中，将配置片支持。例如，配置每个片有多少行和多少列、将使用的片，等等。TILECONFIG指令是对计算机自身的改进，因为它提供对配置计算机以使用(作为处理器核的部分的、或作为外部设备的)矩阵加速器的支持。具体而言，TILECONFIG指令的执行使得配置从存储器被检取，并被应用于矩阵加速器内的矩阵(片)设置。

片使用配置

图18图示根据实施例的对片的使用的配置的支持。存储器1801包含将被支持的矩阵(片)的片描述1803。

处理器/核1805的指令执行资源1811将片描述1803的多个方面存储到片配置1817中。片配置1817包括用于详述配置了用于调色板的什么片(每个片中的行数和列数)的调色板表1813以及矩阵支持在使用中的标记。具体而言，指令执行资源1811配置成按片配置1817所指定来使用片。指令执行资源1811还可包括用于指示片使用的机器专用寄存器或配置寄存器。还设置附加的值，诸如，使用中值和开始值。片配置1817利用(多个)寄存器1819来存储片使用和配置信息。

图19图示将支持的矩阵(片)的描述的实施例。这是将应STTILECFG指令的执行而被存储的描述。在该示例中，每个字段为字节。在字节[0]中，存储调色板ID 1901。调色板ID用于对调色板表1813进行索引，该调色板表1813如由配置所定义来根据调色板ID存储片中的字节数以及与该ID相关联的片的每行的字节。

字节1存储将被存储在“startRow”寄存器1903中的值，并且字节2存储将被存储在寄存器startP 1905中的值。为了支持在这些事件后重新开始指令，这些指令将信息存储在这些寄存器中。为了支持在诸如上文详述的那些事件之类的中断事件之后重新开始指令，这些指令将信息存储在这些寄存器中。startRow值指示应当被用于重新开始的行。startP值指示当对被使用时用于存储操作的行内的位置，并且在一些实施例中，该startP值指示(对的较低片中的)行的下半部分或(对的较高片中的)行的上半部分。一般而言，不需要行(列)中的该位置。

成功地执行矩阵(片)指令将会将startRow和startP两者设置为零，TILECONFIG和STTILECFG是例外。

在不重新开始被中断的矩阵(片)指令的任何时刻，使startRow和startP值归零是软件的职责。例如，未掩码的浮点异常处置程序可决定在软件中完成操作，并且将程序计数器值改变为另一指令，通常是下一指令。在这种情况下，在恢复程序之前，软件异常处置程序必须使由操作系统呈现给该软件异常处置程序的异常中的startRow和startP值归零。操作系统随后将使用恢复指令来重新加载那些值。

字节3存储片的对的指示(每片1b)1907。

字节16-17存储片0的行数1913和列数1915，字节18-19存储片1的行数和列数，以此类推。换言之，每一2字节组指定片的行数和列数。如果2字节的组不用于指定片参数，则它们应当具有值零。为比实现限制或调色板限制更多的片指定片参数导致错误。未配置的片用0行0列被设置为初始状态。

最终，存储器中的配置通常以诸如用于若干连续字节的全零之类的结尾描述结束。

示例性片和片配置存储

图20(A)-图20(D)图示(多个)寄存器1819的示例。图20(A)图示多个寄存器1819。如图所示，每个片(TMM0 2001...TMMN 2003)具有分开的寄存器，其中每个寄存器存储那个特定片的行尺寸和列尺寸。StartP 2011和StartRow 2013被存储在分开的寄存器中。对一个或多个状态寄存器2015置位(例如，TILES_CONFIGURED＝1)以指示片经配置以供使用。

图20(B)图示多个寄存器1819。如图所示，每个片具有用于其行和其列的分开的寄存器。例如，TMM0行配置2021、TMM0列配置2023、StartP 2011和StartRow 2013被存储在分开的寄存器中。对一个或多个状态寄存器2015置位(例如，TILES_CONFIGURED＝1)以指示片经配置以供使用。

图20(C)图示单个寄存器1819。如图所示，该寄存器将片配置(每片的行和列)2031、StartP 2011和StartRow 2013存储在作为紧缩数据寄存器的单个寄存器中。对一个或多个状态寄存器2015置位(例如，TILES_CONFIGURED＝1)以指示片经配置以供使用。

图20(D)图示多个寄存器1819。如图所示，单个寄存器存储片配置(每片的行和列)2031。StartP和StartRow被存储在分开的寄存器2011和2013中。对一个或多个状态寄存器2015置位(例如，TILES_CONFIGURED＝1)以指示片经配置以供使用。

构想了其他组合，诸如，将起始寄存器组合到单个寄存器中，在该单个寄存器中，这些起始寄存器被分开显示，等等。

可配置脉动阵列

如上文所提及的，用于通用矩阵乘法(被称为GEMM)的硬件是用于改善诸如深度学习之类的某些应用的峰值计算(和能效)的好的选择。基于深度神经网络(DNN)的应用的大量计算需求可能导致使用采用大量(例如，数百个)处理元件(例如，融合乘加(FMA)电路)的硬件(例如，加速器)。然而，(例如，DNN)加速器可以针对密集矩阵乘法的非常规律的数据流模式被优化。在某些实施例中，加速器使用脉动阵列实现方式来使性能和面积/功率效率最大化。脉动阵列可以包括针对非常规律的数据流进行优化的密集二维阵列。

然而，并非完美地映射到那些数据流的操作(例如，问题)以及因此针对那些数据流优化的硬件可能导致对脉动阵列中的处理元件(例如，算术逻辑单元(ALU)电路)的严重的不充分利用，例如，因为执行的某些部分并非完美地映射到规律的数据流。在一个实施例中，某些矩阵乘法未充分利用硬件阵列，例如，由于小问题尺寸或不是阵列尺寸的倍数的在矩阵的边界附近而产生的乘法。

在某些实施例中，针对固定矩阵尺寸优化的加速器遭受未充分利用的问题。例如，考虑矩阵宽度为36的工作负荷以及宽度为32的脉动阵列(例如，矩阵操作加速器电路)。如果阵列被零填充(或者整个片被重配置)，则硬件将在第一轮次上处理32个元素宽的完整宽度的片，并且然后在下一轮次中处理仅4个元素宽的片。因此，总体效率为56.25％(32/32＝100％和4/32＝12.5％取平均)。在某些实施例中，将值移动到向量加速器(例如，与矩阵操作加速器电路分开的向量栈)是昂贵的，并且峰值计算速率远小于脉动阵列(例如，矩阵操作加速器电路)。

本文中的某些实施例是可配置脉动阵列(例如，矩阵操作加速器电路)以及用于驱动那个硬件的新指令，该可配置脉动阵列支持多个同时的较小矩阵乘法。在某个硬件中，对指令的解码和执行使可配置脉动阵列硬件(例如，矩阵操作加速器电路)计算C＝A*B+C，其中A、B和C各自是二维矩阵，并且对于C的每个元素，硬件计算输入矩阵A的一行与矩阵B的一列的点积。本文中的某些实施例是取得A和B(以及例如C)输入并且产生多个输出矩阵的新指令(以及脉动阵列中的硬件支持)，A和B输入各自由被“粘合”在一起的多个矩阵组成。

该解决方案的优势在于，其允许硬件更灵活，并且因此在更多情况下比其他解决方案具有最大利用率。例如，如果阵列中的处理元件(例如，ALU电路)的数量在尺寸上为32x32，并且A矩阵为宽16乘高32，则硬件允许用户有效地将两个此类A矩阵“粘合”在一起以得到是32x32的A’，并且由此充分利用该阵列。

对于深度学习和其他应用，本文中的实施例允许单条指令的执行在脉动阵列中同时对多个小矩阵进行操作，使得处理元件(例如，ALU电路)的利用率为高。此外，本文中的实施例提供该能力而无需对大矩阵操作付出高的性能/面积/功率代价。

在某些实施例中，为每个不同尺寸的矩阵设计加速器是不实际的。脉动阵列实现方式可以采用处理元件(例如，FMA电路)的密集二维网格以用于固定尺寸的输入和/或输出矩阵。因此，与比固定尺寸更小的矩阵通过重配置寄存器(例如，这仅在一个维度上改善效率并且仅改善一定数量)或者用零填充矩阵以使矩阵适合阵列的尺寸来服务形成对照，本文中的实施例利用同时(例如，被一起处理)对多个小矩阵进行操作的硬件(以及一条或多条指令)。本文中的某些实施例提供矩阵操作加速器电路，其不利用被移动到向量栈(例如，

AVX栈，但数据高速缓存单元(DCU))或从向量栈移动的数据值(例如，输入)和/或对数据值(例如，输入)的零填充。

在某些实施例中，矩阵操作加速器电路取得多个(例如，两个或三个)(例如，各自都是二维的)(具有维度M x K的，其中M和K是整数)矩阵A、(具有维度K x N的，其中K和N是整数)矩阵B、以及(具有维度M x N的，其中M和N是整数)矩阵C作为输入，并且随后对相应元素执行操作(例如，融合乘加)以产生被存储在矩阵中(例如，往回存储到具有维度M x N的矩阵C中，其中M和N是整数)的结果。在一个实施例中，M、K和N小于或等于16。在某些实施例中，矩阵操作加速器电路执行以下操作：

图21图示包括处理元件电路2106-1至2106-4的二维网格的矩阵操作加速器电路2100的实施例。在某些实施例中，数据存储2102(例如，寄存器堆)包括多个寄存器，例如，具有表示第一输入二维矩阵(A)、第二输入二维矩阵(B)和第三输入二维矩阵(C)的寄存器的相应集合(以及例如结果存储)。在一个实施例中，输出二维矩阵结果被存储在形成第三输入二维矩阵(C)的寄存器中，例如，通过在输入二维矩阵(C)的值已经被矩阵操作加速器电路2100利用之后覆写这些值。所描绘的矩阵操作加速器电路2100包括多个路由电路2104-1至2104-4，用于根据要执行的操作将输入值(例如，来自矩阵A和矩阵B)路由至处理元件。

注意，本文中的附图可能没有描绘所有的数据通信耦合(例如，连接)。本领域普通技术人员将会领会，这是为了不使附图中的某些细节模糊。注意，附图中的双向箭头可以不要求双向通信，例如，它可指示单向通信(例如，去往或来自那个组件或设备)。可在本文中的某些实施例中利用通信路径中的任何路径或所有组合。单条线可以在其中包括多个路径，例如，多个通道。例如，线2110可以包括多个路径(例如，“X”，其中X是任意正整数)，例如，一个路径用于来自矩阵A的值，并且一个路径用于来自矩阵B的值。

在某些实施例中，对于执行操作(例如，通过对指令进行解码和执行以引起该操作)的请求，矩阵操作加速器电路2100用于将来自矩阵A和矩阵B的值发送至相应路由电路。例如，操作可以是将矩阵A乘以矩阵B，并且然后将相应结果加到来自矩阵C的对应值。在一个实施例中，第一路由电路2104-1用于接收来自矩阵A[行][列]的第一值A[0][0](来自行索引零和列索引零的值)，并且将该值广播到该行中的每个处理元件2106-1、到处理元件2106-1中的每个处理元件的第一输入，并且接收来自矩阵B的第一行的一组值，并且将那些值发送至处理元件2106-1中的每个处理元件的相应第二输入(例如，使得处理元件2112接收来自B[0][0]的值，处理元件2114接收来自B[0][1]的值，等等)。在一个实施例中，处理元件2112在其输出2116上提供A[0][0]*B[0][0]的乘法的结果，并且处理元件2114在其输出2118上提供A[0][0]*B[0][1]的乘法的结果。输出(例如，输出2116和2118)被发送至路由电路2 2104-2。

在一个实施例中，第二路由电路2104-2用于接收来自矩阵A[行][列]的第二值A[0][1](来自行索引零和列索引一的值)，并且将该值广播到该行中的每个处理元件2106-2、到处理元件2106-2中的每个处理元件的第一输入，并且接收来自矩阵B的第二行的一组值，并且将那些值发送至处理元件2106-2中的每个处理元件的相应第二输入(例如，使得处理元件2122接收来自B[1][0]的值，处理元件2124接收来自B[1][1]的值，等等)，并且接收来自上一行的处理元件2106-1的输出的相应输出。在一个实施例中，处理元件2122在其输出2126上提供A[0][1]*B[1][0]的乘法加到输出2116(A[0][0]*B[0][0])的结果，并且处理元件2124在其输出2128上提供A[0][1]*B[1][1]的乘法加到输出2118(A[0][0]*B[0][1])的结果。在某些实施例中，该融合乘加操作由处理元件2106-3至2106-4中的每一行继续，以生成来自处理元件2106-4的输出2130和输出2132。注意，四是处理元件的行的示例数量(例如，以及矩阵A、B和C中的每一个的行和列)，但是其可以是任意多个行。当已经到达矩阵操作加速器电路2100的处理元件的行的末尾时，偏置加法电路2108用于加上来自输入2134(例如，一组并行输入端口)的来自矩阵C的相应元素(例如，来自矩阵C的第一行的相应元素)并且经由输出2136(例如，一组并行输出端口)将结果存储在矩阵C的相应元素中(例如，矩阵C的第一行的相应元素位置中)。例如，来自矩阵C的第一行的第一元素被加到来自输出2130的结果，并且该产生值被往回存储到矩阵C的第一行的第一元素位置中，并且来自矩阵C的第一行的第二元素被加到来自输出2132的结果，并且该产生值被往回存储到矩阵C的第一行的第二元素位置中。这可以针对矩阵A的每个行进行重复，以生成矩阵A*矩阵B的整体乘法(例如，并且将来自矩阵C的偏置加到相应结果中)。

因此，电路的某些实施例使用例如具有一些输入和输出缓冲器和本地控制逻辑电路的处理元件(PE)(例如，FMA单元)的二维(2D)阵列。在一个实施例中，每个PE从诸如寄存器堆之类的数据存储取得其输入中的一些并且从其他PE取得其他输入，并且PE的最终行将其输出往回发送到数据存储。因此，在这些实施例中，PE形成流水线。用户一般可能想要对一大组数据元素(例如，比PE更多的数据元素)执行一系列操作。因此，元素可以被输入到阵列的顶部中以开始流水线，并且使数据通过流水线向下慢慢移动(在适当的情况下，在流水线的各个级处提供附加输入)。

在一个实施例中，处理元件的每个实例是融合乘法累加(FMA)电路，其包括(例如，取得第一输入a、第二输入b，并产生结果输出的)乘法器电路和(例如，将作为第一输入的来自乘法器电路的结果输出与第三输入c相加以产生结果的)加法器电路。

本文中的某些实施例是取得A和B(以及例如C)输入并且产生多个输出矩阵而不是仅对单个矩阵A、单个矩阵B以及单个矩阵C进行操作的新指令(以及脉动阵列中的硬件支持)，A和B输入各自由被“粘合”在一起的多个矩阵组成。为了简化用于二维的FMA电路内的数据流的控制，本文中的某些实施例在不修改对融合乘法累加操作的控制的情况下提供对多个矩阵的点积操作的控制。

图22是图示根据一些实施例的使用TILEPARTIALDOTPRODUCT指令2201来加速矩阵操作的框图。指令2201用于使得要由矩阵操作加速器电路2220执行(矩阵A*矩阵B)+矩阵C操作。矩阵操作加速器电路2220可以是图24中的矩阵操作加速器电路2400或图26中的矩阵操作加速器电路2600的实例。

与仅对单个矩阵A、单个矩阵B和单个矩阵C进行操作不同，指令2201(以及图24中的矩阵操作加速器电路2400和图26中的矩阵操作加速器电路2600)允许对多个输入矩阵的同时操作。例如，本文中的实施例可以(例如，通过向外接力数据)取出具有并排的多个A矩阵的A片(例如，其中矩阵A 2222包括来自同一A矩阵的第一行A1的数据和第二行A2的数据，而A1’和A2’分别是来自另一“A”矩阵的第一行的数据和第二行的数据)。取决于应用，本文中的实施例可以通过复制同一B矩阵或缝合多个B矩阵来形成B片(例如，如图22所示，其中第一行B1的数据和第一行B1’的数据来自不同的B矩阵)。在另一实施例中，B矩阵可以被复制，例如，使得B1’＝B1。在某些实施例中，硬件支持访问多个C矩阵(例如，如图22所示)。在一个实施例中，另一指令(例如，如软件中所指示)用于形成来自不同矩阵的A片、来自不同的B矩阵或经复制的B矩阵的B片、以及来自不同的C矩阵或经复制的C矩阵的C片(例如，C1’＝C1和C2’＝C2和/或C1＝C2)。

因此，当被解码和执行时，指令2201的某些实施例正确地对A和B输入进行操作并且在加上相应的C值之后产生多个输出矩阵，A和B输入各自由被“粘合”在一起的多个矩阵组成。

因此，在一个操作模式下，矩阵操作加速器电路生成经更新的C1＝(A1*B1+A1’*B1’+…)+C1。然而，当A和A’是一起被输入的不同矩阵时，在某些实施例中，这不是期望的操作。替代地，在另一操作模式下，矩阵操作加速器电路用于针对每个输出元素执行更少操作，例如，经更新的C1＝A1*B1+C1。这意味着在第二模式下存在比在第一模式下更多的输出元素。作为结果的经更新的C矩阵可以被打包为被粘合在一起的多个输出矩阵(例如，如图22中的经更新的矩阵C 2226中所示)，或者可以具有多个独立的目的地。

指令的示例格式具有助记符TILEPARTIALDOTPRODUCT(或用于“片部分‘N’点积”的TPNDP)，其中N是逻辑上被粘合在一起的不同矩阵的数量。例如，如果两个A矩阵被输入到一个A片输入中(例如，并且同样地，两个B矩阵被输入到一个B片中)，则指令可以被称为TP2DP。指令可以具有以下格式：TPNDP tsrcdest,tsrc1,tsrc2，其中第一字段“tsrcdest”标识片源/目的地(例如，片2226)，第二字段“tsrc1”标识第二片源(例如，片2222)，并且第三字段“tsrc2”标识第三片源(例如，片2224)。在(例如，具有大的输出片的)一个实施例中，输出片的尺寸是隐含的。在具有多个输出片的实施例中，输出片的数量为N(其中N是任意正整数)。特定片寄存器可以是连续的，以tsrcdest开始(例如，tmm0和tmm1，如果tmm0是特定的并且N＝2)，或者可以使用另一约定来选择一组多个寄存器。某些实施例利用新指令来处置被粘合在一起的具有给定的不同尺寸的矩阵。例如，如果矩阵操作加速器电路能够处置被粘合在一起的四个矩阵，但是如果仅被提供被粘合在一起的两个矩阵的输入(其中一个矩阵是另一个矩阵的三倍大)，则元素的四分之一来自一个矩阵，而四分之三来自另一个矩阵，并且这可以在操作码(例如，T1AND3DP)中或者经由传递给指令的立即数值(例如，TPDPtsrcdest,tsrc1,tsrc2,imm8)被指定。下文讨论立即数的可能编码。

图22是图示根据一些实施例的使用TILEPARTIALDOTPRODUCT指令2201来加速矩阵点积操作的框图。如图所示，指令2201包括操作码2202(例如，TILEPARTIALDOTPRODUCT)，该操作码指示处理器用于根据本公开对矩阵执行点积。具体而言，在某些实施例中，响应于操作码，处理器用于对存储在单个输入片中的多个矩阵中的每一个矩阵执行相应操作。例如，其中源位置1 2206存储一个或多个A矩阵，源位置2 2208存储一个或多个B矩阵，并且源位置3 2204存储一个或多个C矩阵。任选地，指令可包括指示输入矩阵或输出矩阵中的一个或多个的M 2210(例如，行数)和K 2212(例如，列数)的字段(例如，操作数或操作码)。被“粘合”在一起的矩阵的尺寸和/或数量可以按以下若干方式中的一种或多种来指定：作为TILEPARTIALDOTPRODUCT指令的操作数，作为所指定的操作码的后缀或前缀，作为与指令一起提供的立即数2214的一部分，作为在发布指令(例如，TILECONFIG)之前由软件编程的控制寄存器的一部分，或者甚至作为架构默认值。在某些实施例中，M和K各自可从无限的整数值范围中选择。

指令2201进一步指定目的地矩阵(例如，片)位置2204。每个所指定的矩阵位置可以在以下任一者中：存储器位置、向量寄存器的集合、以及片寄存器的集合。在此，所指定的源2206、2208和2210和目的地矩阵2216各自包括多个元素。在一个实施例中，元素是64位或32位的。

还示出用于执行TILEPARTIALDOTPRODUCT指令2201的系统2200。系统包括存储一个或多个A矩阵的源位置1 2222、存储一个或多个B矩阵的源位置2224、和存储一个或多个C矩阵的源位置3 2226、矩阵操作加速器电路2220、和所指定的目的地矩阵(片)2226。

替代地，用于执行这些矩阵操作的逊色的方法可能存在，但是不实现执行TILEPARTIALDOTPRODUCT指令的所公开实施例的功率和性能增益。在一些其他方式中，软件可将数据加载到向量/SIMD寄存器中，使用向量指令来执行变换，将经重格式化的数据写入存储器，并且随后将经重格式化的数据加载到2D/向量/片寄存器中。但是在向量指令中进行格式转变可能是慢的，要求复杂的软件调整，并且可能要求高速缓存中的更多空间。

图23图示根据本公开的实施例的处理TILEPARTIALDOTPRODUCT指令的方法2300。方法2300包括：使用取出电路取出具有格式的指令，该格式具有用于指定操作码以及源片和目的地片的位置的字段，其中操作码指示处理器用于对单个源片中的多个矩阵中的每个矩阵的数据的适当子集执行点积操作；使用解码电路对所取出的指令解码2303；调度经解码的矩阵指令的执行2305；使用执行电路通过对数据的适当子集执行点积操作并且将结果保存到目的地片中来对经解码的指令作出响应2307；以及提交所执行的指令的结果2309。在一个实施例中，指令在第一模式(例如，其中每个输入片/寄存器的相应集合中仅具有单个矩阵)与第二模式(例如，其中输入片/寄存器的相应集合中的至少一个中具有多个矩阵)之间切换矩阵操作加速器电路。

在某些实施例中，操作以图21中的矩阵操作加速器电路2100开始，其中数据值被输入到阵列的起始中以开始流水线，其中连续结果通过流水线向前慢慢移动(例如，在适当的情况下，在流水线的各个级处提供附加输入)。例如，其中数据通过路由通道从一个PE向下流到下一PE。为了为矩阵操作加速器电路提供可配置性，本文中的某些实施例以规律的间隔将配置开关添加到矩阵操作加速器电路中(例如，图24中的在第四行PE之后的配置开关2438)。在某些实施例中，配置开关是解复用器和复用器的对。在一个实施例中，当配置开关被打开时，在将初始C值加到来自前一PE的结果输出之后，解复用器写出到C缓冲器，并且朝向下一PE的复用器将转发零值而不是转发前一PE的输出。因此，本文中的某些实施例切断点积的链条并且开始新的链条。在一个实施例中，如果配置开关被关闭，则完整的矩阵操作加速器电路表现为具有到C的一个输出级的单个流水线，例如，使得当输入数据值被插入在流水线的起始处(例如，到处理元件2406-1中)时，结果向前流动(例如，按所描绘的方向向下)，直到它们到达被打开的配置开关。在某些实施例中，在该级处，流水线断开并且在将值加到对应的C元素之后将该值写出到缓冲器，例如，并且流水线中的下一级如同前一PE的输出值为零那样被加载。因此，其可以被认为是新流水线的开始。

在某些实施例中，配置开关由一条或多条指令控制。例如，其中第一(例如，每个片乘法中具有单个矩阵)指令用于关闭所有配置开关，并且第二(例如，每个片中具有多个矩阵)指令用于打开一行或多行配置开关。例如，用于处置逻辑上粘合在一起的两个均匀设定尺寸的矩阵(例如，片A、B和C中的每一个中的两个均匀设定尺寸的矩阵)的指令(例如，上文讨论的TP2DP)将打开PE的阵列中间的配置开关的行以针对存储在片A、B和C中的矩阵的第一集合执行A*B+C并且针对也存储在片A、B和C中的矩阵的第二集合执行A’*B’+C’。

图24图示包括处理元件电路2406-1至2406-5的二维网格的矩阵操作加速器电路2400的实施例，处理元件电路2406-1至2406-5的二维网格包括用于在第一模式与第二模式之间切换的配置开关的行(例如，具有配置开关的路由电路)。在一个实施例中，对指令的解码和执行将矩阵操作加速器电路2400从第一模式(例如，其中每个输入片/寄存器的相应集合中仅具有单个矩阵)切换至第二模式(例如，其中输入片/寄存器的相应集合中的至少一个中具有多个矩阵)，或者从第二模式切换至第一模式。

在某些实施例中，数据存储2402(例如，寄存器堆)包括多个寄存器，例如，具有表示至少一个(例如，多个)第一输入二维矩阵(A)、至少一个(例如，多个)第二输入二维矩阵(B)、以及至少一个(例如，多个)第三输入二维矩阵(C)的寄存器的相应集合(以及例如结果存储)。在一个实施例中，输出二维矩阵结果被存储在形成至少一个第三输入二维矩阵(C)的寄存器中，例如，通过在输入二维矩阵(C)的值已经被矩阵操作加速器电路2400利用之后覆写这些值。

在一个实施例中，当在第一模式下，存储在第一多个寄存器中的值表示单个输入二维矩阵A，并且存储在第二多个寄存器中的值表示单个输入二维矩阵B(例如，并且存储在第三多个寄存器中的值表示单个输入二维矩阵C)，并且当在第二模式下，存储在第一多个寄存器中的值表示多个输入二维矩阵A和A’，并且存储在第二多个寄存器中的值表示多个输入二维矩阵B和B’(例如，并且存储在第三多个寄存器中的值表示多个输入二维矩阵C和C’)。

所描绘的矩阵操作加速器电路2400包括多个路由电路2402-1至2402-4，用于根据要执行的操作将输入值(例如，来自矩阵A和A’和矩阵B和B’)路由至处理元件。

注意，本文中的附图可能没有描绘所有的数据通信耦合(例如，连接)。本领域普通技术人员将会领会，这是为了不使附图中的某些细节模糊。注意，附图中的双向箭头可以不要求双向通信，例如，它可指示单向通信(例如，去往或来自那个组件或设备)。可在本文中的某些实施例中利用通信路径中的任何路径或所有组合。单条线可以在其中包括多个路径，例如，多个通道。例如，线2410可以包括多个路径(例如，“X”，其中X是任意正整数)，例如，一个路径用于来自矩阵A的值，并且一个路径用于来自矩阵B的值。

在某些实施例中，对于执行操作(例如，通过对指令进行解码和执行以引起该操作)的请求，矩阵操作加速器电路2400用于将来自片A和片B的值发送至相应路由电路。例如，操作可以是：当在第一模式下，将来自片A的矩阵A乘以来自片B的矩阵B，并且然后将相应结果加到来自片C的矩阵C中的对应值，以及当在第二模式下，将来自片A的矩阵A乘以来自片B的矩阵B，并且然后将相应结果加到来自片C的矩阵C中的对应值，并且将来自片A的矩阵A’乘以来自片B的矩阵B’，并且然后将相应结果加到来自片C的矩阵C’中的对应值。

在一个实施例中，第一路由电路2404-1用于接收来自矩阵A[行][列]的第一值A[0][0](来自行索引零和列索引零的值)，并且将该值广播到该行中的每个处理元件2406-1、到处理元件2406-1中的每个处理元件的第一输入，并且接收来自矩阵B的第一行的一组值，并且将那些值发送至处理元件2406-1中的每个处理元件的相应第二输入(例如，使得处理元件2412接收来自B[0][0]的值，处理元件2414接收来自B[0][1]的值，等等)。在一个实施例中，处理元件2412在其输出2416上提供A[0][0]*B[0][0]的乘法的结果，并且处理元件2414在其输出2418上提供A[0][0]*B[0][1]的乘法的结果。输出(例如，输出2416和2418)被发送至路由电路2 2404-2。

在一个实施例中，第二路由电路2404-2用于接收来自矩阵A[行][列]的第二值A[0][1](来自行索引零和列索引一的值)，并且将该值广播到该行中的每个处理元件2406-2、到处理元件2406-2中的每个处理元件的第一输入，并且接收来自矩阵B的第二行的一组值，并且将那些值发送至处理元件2406-1中的每个处理元件的相应第二输入(例如，使得处理元件2422接收来自B[1][0]的值，处理元件2424接收来自B[1][1]的值，等等)，并且接收来自上一行的处理元件2406-1的输出的相应输出。在一个实施例中，处理元件2422在其输出2426上提供A[0][1]*B[1][0]的乘法加到输出2416(A[0][0]*B[0][0])的结果，并且处理元件2424在其输出2428上提供A[0][1]*B[1][1]的乘法加到输出2418(A[0][0]*B[0][1])的结果。在某些实施例中，该融合乘加操作由处理元件2406-3至2406-4中的每一行继续，以生成来自处理元件2406-4的输出2430和输出2432。与图21中的矩阵操作加速器电路2100相比，图24中的矩阵操作加速器电路2400包括具有配置开关的路由电路2438。配置开关2438可以是来自图25的配置开关2500的多个(例如，并行)实例。

在某些实施例中，在第一模式下，配置开关2438用于将来自第四行处理元件2406-4的结果(例如，输出2430和输出2432)传递至下一行处理元件2406-5(例如，输出2430作为PE 2454的输入，并且输出2432作为PE 2456的输入)以加到第五行处理元件2406-5的结果。对于所描绘的第五行处理元件2406-5，处于第一模式下的具有配置开关的路由电路2438用于在输入2442上接收来自矩阵A[行][列]的值A[0][4](来自行索引零和列索引四的值)并且将该值广播到该行中的每个处理元件2406-5、到处理元件2406-5中的每个处理元件的第一输入，并且在输入2444上接收来自矩阵B的第四行的一组值，并且将那些值发送至处理元件2406-5中的每个处理元件的相应第二输入(例如，使得处理元件2454的输入2450接收来自B[4][0]的值，处理元件2456的输入2452接收来自B[4][1]的值，等等)。在第一模式的一个实施例中，处理元件2454在其输出2458上提供A[0][0]*B[0][0]+A[0][1]*B[1][0]+A[0][2]*B[2][0]+A[0][3]*B[3][0]+A[0][4]*B[4][0]的乘法的结果，并且处理元件2456在其输出2460上提供A[0][0]*B[0][1]+A[0][1]*B[1][1]+A[0][2]*B[2][1]+A[0][3]*B[3][1]+A[0][4]*B[4][1]的乘法的结果。当已经到达矩阵操作加速器电路2400的处理元件的行的末尾时，偏置加法电路2462用于加上来自输入2434(例如，一组并行输入端口)的来自矩阵C的相应元素(例如，来自矩阵C的第一行的相应元素)并且经由输出2436(例如，一组并行输出端口)将结果存储在矩阵C的相应元素中(例如，矩阵C的第一行的相应元素位置中)。例如，来自矩阵C的第一行的第一元素被加到来自输出2458的结果，并且该产生值被往回存储到矩阵C的第一行的第一元素位置中，并且来自矩阵C的第一行的第二元素被加到来自输出2460的结果，并且该产生值被往回存储到矩阵C的第一行的第二元素位置中。这可以针对矩阵A的每个行进行重复，以生成矩阵A*矩阵B的整体乘法(例如，并且将来自矩阵C的偏置加到相应结果中)。因此，在第一模式的某些实施例中，当对片中的每一个中的单个矩阵进行操作时(例如，其中片是矩阵操作加速器电路的寄存器的适当子集)，偏置加法电路2440未被使用。

在某些实施例中，在第二模式下(例如，其中片A包括矩阵A和矩阵A’，片B包括矩阵B和矩阵B’，并且片C包括矩阵C和矩阵C’)，配置开关2438不用于将来自第四行处理元件2406-4的结果(例如，输出2430和输出2432)传递至下一行处理元件2406-5(例如，输出2430不是PE 2454的输入，并且输出2432不是PE 2456的输入)以被加到第五行处理元件2406-5的结果。在第二模式下(例如，在其中矩阵A是四列宽的示例中)，具有配置开关的路由电路2438用于将来自第四行处理元件2406-4的结果值(例如，输出2430和输出2432)发送至偏置加法电路2440。

在第二模式的某些实施例中，来自第四行2406-4的第一处理元件在其输出2430上提供A[0][0]*B[0][0]+A[0][1]*B[1][0]+A[0][2]*B[2][0]+A[0][3]*B[3][0]的乘法的结果，并且来自第四行2406-4的第二处理元件2456在其输出2432上提供A[0][0]*B[0][1]+A[0][1]*B[1][1]+A[0][2]*B[2][1]+A[0][3]*B[3][1]的乘法的结果。作为矩阵(例如，矩阵A、B和C)的第一子集的行的末尾，偏置加法电路2440用于加上来自输入2446(例如，一组并行输入端口)的来自矩阵C的相应元素(例如，来自矩阵C的第一行的相应元素)并且经由输出2448(例如，一组并行输出端口)将结果存储在矩阵C的相应元素中(例如，矩阵C的第一行的相应元素位置中)。例如，来自矩阵C的第一行的第一元素被加到来自输出2430的结果，并且该产生值被往回存储到矩阵C的第一行的第一元素位置中，并且来自矩阵C的第一行的第二元素被加到来自输出2432的结果，并且该产生值被往回存储到矩阵C的第一行的第二元素位置中。

在第二模式的某些实施例中，处于第二模式下的具有配置开关的路由电路2438用于在输入2442上接收来自矩阵A’[行][列]的来自矩阵A’的值A’[0][0](而不是来自矩阵A的A[0][4])(来自第二矩阵A’的行索引零和列索引零的值)并且将该值广播到该行中的每个处理元件2406-5、到处理元件2406-5中的每个处理元件的第一输入，并且在输入2444上接收来自矩阵B’的第一行(而不是矩阵B的第四行)的一组值，并且将那些值发送至处理元件2406-5中的每个处理元件的相应第二输入(例如，使得处理元件2454的输入2450接收来自B’[0][0]的值，处理元件2456的输入2452接收来自B’[0][1]的值，等等)，而没有输出2430作为PE 2454的输入，并且没有输出2432作为PE 2456的输入。

在第二模式的某些实施例中，处理元件2454在其输出2458上提供A’[0][0]*B’[0][0]的乘法的结果，并且处理元件2456在其输出2460上提供A’[0][0]*B’[0][1]的乘法的结果。当已经到达矩阵操作加速器电路2400的处理元件的行的末尾时，偏置加法电路2462用于加上来自输入2434(例如，一组并行输入端口)的来自矩阵C’(而不是矩阵C)的相应元素(例如，来自矩阵C’的第一行的相应元素)并且经由输出2436(例如，一组并行输出端口)将结果存储在矩阵C’的相应元素中(例如，矩阵C’的第一行的相应元素位置中)。例如，来自矩阵C’的第一行的第一元素被加到来自输出2458的结果，并且该产生值被往回存储回矩阵C’的第一行的第一元素位置中，并且来自矩阵C’的第一行的第二元素被加到来自输出2460的结果，并且该产生值被往回存储到矩阵C’的第一行的第二元素位置中。这可以针对以下各项重复：(i)矩阵A的每一行，用于生成矩阵A*矩阵B的整体乘法(例如，并且将来自矩阵C的偏置加到相应结果中)，以及(ii)矩阵A’的每一行，用于生成矩阵A’*矩阵B’的整体乘法(例如，并且将来自矩阵C’的偏置加到相应结果中)。在第二模式的某些实施例中，当对片中的每一个中的多个矩阵进行操作时(例如，其中片是矩阵操作加速器电路的寄存器的适当子集)，偏置加法电路2440被使用。注意，五是处理元件的行的示例数量(例如，以及要处理的矩阵A、B和C中的每一个的行和列的最大数量)，但是其可以是任意多个行。

图25图示配置开关2500的实施例。所描绘的电路2502包括配置开关2500和偏置加法电路2509。所描绘的配置开关2500耦合在第一(例如，上游)处理元件2506与第二(例如，下游)处理元件2508之间。例如，第一处理元件2506可以是图24中的处理元件2430，并且第二处理元件可以是图24中的处理元件2454。

在所描绘的实施例中，第一处理元件2506包括用于从前一PE(例如，前一行中的PE)获取数据(例如，结果)的第一输入2516、用于从片A(例如，存储在其中的矩阵A和/或矩阵A’)获取数据的第二输入2510、以及用于从片B(例如，存储在其中的矩阵B和/或矩阵B’)获取数据的第三输入2512。在一个实施例中，第一处理元件2506将来自从第二输入2510获取的片A的元素乘以来自从第三输入2512获取的片B的元素以产生中间结果，然后将该中间结果加到来自第一输入2516的数据元素以产生结果。在一个实施例中，该结果然后被传递至配置开关2500，例如，传递到解复用器2520的输入端口中。

在某些实施例中，第一控制值(例如，零)被发送至配置开关输入2526以使(i)来自第一处理元件2506的结果从解复用器2520的输入端口被引导至耦合至路径2528的输出端口并且被引导到复用器2522的第一输入端口中，以及(ii)结果被发送离开复用器2522的输出端口并且到第二处理元件2508的第一输入端口2532中。在所描绘的实施例中，第二处理元件包括用于从前一PE 2506获取数据(例如，结果)(例如，在第一模式下)或者从源2524获取零(例如，在第二模式下)的第一输入2532、用于从片A(例如，存储在其中的矩阵A和/或矩阵A’)获取数据的第二输入2510、以及用于从片B(例如，存储在其中的矩阵B和/或矩阵B’)获取数据的第三输入2512。在一个实施例中，第二处理元件2508将来自从第二输入2510获取的片A的元素乘以来自从第三输入2512获取的片B的元素以产生中间结果，然后将该中间结果加到来自PE 2506的从第一输入2532获取的结果以产生结果。在一个实施例中，该结果然后经由输出2518被向下游传递，例如，被传递到另一处理元件的输入端口中。

在某些实施例中，第二控制值(例如，一)被发送至配置开关输入2526以使(i)来自第一处理元件2506的结果从解复用器2520的输入端口被引导至耦合至路径2530的输出端口并且被引导到偏置加法电路2509中，以及(ii)使来自源2524的零被发送离开复用器2522的输出端口并且到第二处理元件2508的第一输入端口2532中。在所描绘的实施例中，第二处理元件包括用于从前一PE 2506获取数据(例如，结果)(例如，在第一模式下)或者从源2524获取零(例如，在第二模式下)的第一输入2532、用于从片A(例如，存储在其中的矩阵A和/或矩阵A’)获取数据的第二输入2510、以及用于从片B(例如，存储在其中的矩阵B和/或矩阵B’)获取数据的第三输入2512。在一个实施例中，第二处理元件2508将来自从第二输入2510获取的片A的元素乘以来自从第三输入2512获取的片B的元素以产生中间结果，然后将该中间结果加到来自源2524的从第一输入2532获取的零以产生结果(例如，点积链条针对新矩阵A’而不是针对矩阵A被断开)。在一个实施例中，该结果然后经由输出2518被向下游传递，例如，被传递到另一处理元件的输入端口中。在一个实施例中，偏置加法电路2509用于从到片C的端口2514获取相应元素，将该相应元素加到来自路径2530的结果，并且经由端口2514将经更新的结果往回存储到片C的相应元素位置中。在某些实施例中，电路2502的相应实例被提供在用于支持本文中所讨论的多个模式的每一对上游和下游PE之间。

图26图示包括处理元件电路的二维网格的矩阵操作加速器电路2600的实施例，处理元件电路的二维网格包括用于在多个模式之间切换的多行配置开关2606-1至2606-7。在某些实施例中，每个电路块2604-1至2604-8是来自图24的电路块2470的实例。在所描绘的实施例中，电路块2604-1至2604-7耦合至具有配置开关的路由电路2606-1至2606-7的相应实例(例如，如参考图24所讨论)，这些具有配置开关的路由电路然后耦合至偏置加法电路的相应实例(例如，如参考图24所讨论)，并且电路块2604-8耦合至偏置加法电路2608-8。图26图示配置开关的多个适当子集(例如，行)可以被包括以控制其中：在第一模式下，结果数据用于继续按流水线通过矩阵操作加速器电路2600，或者在不同模式下，结果数据被引导离开处理元件以停止对数据的流水线化，例如，以将该结果数据引导至偏置加法电路的相应实例，以利用该结果数据更新片C中的相应值。

用于选择模式的(多个)控制值可以通过对指令(例如，本文中讨论的部分点积指令)的解码和执行来提供。在一个实施例中，指令包括用于显式地编码对配置开关的控制的立即数值。立即数(例如，配置参数)是经编码的值，并且下表示出其可以如何被解码并且编程为打开或关闭配置开关的相应集合(例如，行)，例如，针对具有七行配置开关的阵列。如果应用想要为同一阵列打开多个配置开关，则可以使用不同编码。指令可以携带输出片的数量或输出片的尺寸，或者硬件可以从被打开的配置开关的数量推断该信息。

表：示例配置值

下文详述可在上文中使用的示例性架构、系统等。

可以根据下列示例来描述所公开的技术的至少一些实施例：

示例1：一种装置，包括：

矩阵操作加速器电路，包括融合乘法累加电路的二维网格；

第一多个寄存器，表示至少一个第一输入二维矩阵，所述第一多个寄存器耦合至所述矩阵操作加速器电路；

第二多个寄存器，表示至少一个第二输入二维矩阵，所述第二多个寄存器耦合至所述矩阵操作加速器电路；

核的解码器，所述核耦合至所述矩阵操作加速器电路，所述解码器用于将单条指令解码为经解码的单条指令，所述单条指令包括标识结果存储的字段；以及

所述核的执行电路，用于执行所述经解码的单条指令以：

将所述矩阵操作加速器电路从第一模式切换至第二模式，在所述第一模式下，所述二维网格的融合乘法累加电路的第一适当子集中的每一个融合乘法累加电路的相应输出被向下游传输至所述二维网格的融合乘法累加电路的第二适当子集中的每一个融合乘法累加电路的相应输入以形成来自所述至少一个第一输入二维矩阵和所述至少一个第二输入二维矩阵的输出值，并且将所述输出值存储在所述结果存储中，在所述第二模式下，所述二维网格的融合乘法累加电路的所述第一适当子集中的每一个融合乘法累加电路的所述相应输出形成来自所述至少一个第一输入二维矩阵和所述至少一个第二输入二维矩阵的第一子集的第一输出值，并且将所述第一输出值存储在所述结果存储中，并且所述二维网格的融合乘法累加电路的所述第二适当子集中的每一个融合乘法累加电路的相应输出形成来自所述至少一个第一输入二维矩阵和所述至少一个第二输入二维矩阵的第二子集的第二输出值，并且将所述第二输出值存储在所述结果存储中。

2.如示例1所述的装置，其中，所述单条指令包括第二字段，当所述第二字段为第一值时，所述第二字段用于指示所述矩阵操作加速器电路用于在所述第一模式下执行，并且当所述第二字段为第二值时，所述第二字段用于指示所述矩阵操作加速器电路用于在所述第二模式下执行。

3.如示例2所述的装置，其中，所述第二字段是所述单条指令的立即数。

4.如示例1所述的装置，其中，所述结果存储是表示由所述经解码的单条指令的执行形成的至少一个输出二维矩阵的第三多个寄存器。

5.如示例4所述的装置，其中，所述经解码的单条指令的所述执行用于：

在所述第一模式下，将来自表示最初存储在所述第三多个寄存器中的至少一个第三输入二维矩阵的所述第三多个寄存器的值加到所述输出值以形成经更新的输出值，并且将所述经更新的输出值而不是所述输出值存储到所述结果存储中，以及

在所述第二模式下，将来自最初存储在所述第三多个寄存器中的所述至少一个第三输入二维矩阵的值加到所述第一输出值和所述第二输出值以形成经更新的第一输出值和经更新的第二输出值，并且将所述经更新的第一输出值和所述经更新的第二输出值而不是所述第一输出值和所述第二输出值存储到所述结果存储中。

6.如示例1所述的装置，其中，所述经解码的单条指令的所述执行用于：

在所述第一模式下，将来自最初存储在第三多个寄存器中的至少一个第三输入二维矩阵的值加到所述输出值以形成经更新的输出值，并且将所述经更新的输出值而不是所述输出值存储到所述结果存储中，以及

在所述第二模式下，将来自最初存储在所述第三多个寄存器中的所述至少一个第三输入二维矩阵的值加到所述第一输出值和所述第二输出值以形成经更新的第一输出值和经更新的第二输出值，并且将所述经更新的第一输出值和所述经更新的第二输出值而不是所述第一输出值和所述第二输出值存储到所述结果存储中。

7.如示例1所述的装置，其中，所述结果存储是表示由所述经解码的单条指令的执行形成的多个输出二维矩阵的第三多个寄存器。

8.如示例1所述的装置，其中，融合乘法累加电路的所述第一适当子集是融合乘法累加电路的所述二维网格的行或列中的一者，并且融合乘法累加电路的所述第二适当子集是融合乘法累加电路的所述二维网格的所述行或所述列中的另一者。

示例9：一种方法，包括：

利用处理器核的解码器将单条指令解码为经解码的单条指令，其中所述处理器核耦合至包括融合乘法累加电路的二维网格的矩阵操作加速器电路，所述矩阵操作加速器电路耦合至第一多个寄存器和第二多个寄存器，所述第一多个寄存器表示至少一个第一输入二维矩阵，所述第二多个寄存器表示至少一个第二输入二维矩阵，并且所述单条指令包括标识结果存储的字段；以及

利用所述处理器核的执行电路执行所述经解码的单条指令，以：

将所述矩阵操作加速器电路从第一模式切换至第二模式，在所述第一模式下，所述二维网格的融合乘法累加电路的第一适当子集中的每一个融合乘法累加电路的相应输出被向下游传输至所述二维网格的融合乘法累加电路的第二适当子集中的每一个融合乘法累加电路的相应输入以形成来自所述至少一个第一输入二维矩阵和所述至少一个第二输入二维矩阵的输出值，并且将所述输出值存储在所述结果存储中，在所述第二模式下，所述二维网格的融合乘法累加电路的所述第一适当子集中的每一个融合乘法累加电路的所述相应输出形成来自所述至少一个第一输入二维矩阵和所述至少一个第二输入二维矩阵的第一子集的第一输出值，并且将所述第一输出值存储在所述结果存储中，并且所述二维网格的融合乘法累加电路的所述第二适当子集中的每一个融合乘法累加电路的相应输出形成来自所述至少一个第一输入二维矩阵和所述至少一个第二输入二维矩阵的第二子集的第二输出值，并且将所述第二输出值存储在所述结果存储中。

10.如示例9所述的方法，其中，所述单条指令包括第二字段，当所述第二字段为第一值时，所述第二字段指示所述矩阵操作加速器电路用于在所述第一模式下执行，并且当所述第二字段为第二值时，所述第二字段指示所述矩阵操作加速器电路用于在所述第二模式下执行。

11.如示例10所述的方法，其中，所述第二字段是所述单条指令的立即数。

12.如示例9所述的方法，其中，所述结果存储是表示由所述经解码的单条指令的执行形成的至少一个输出二维矩阵的第三多个寄存器。

13.如示例12所述的方法，其中，所述执行所述经解码的单条指令用于：

在所述第一模式下，将来自表示最初存储在所述第三多个寄存器中的至少一个第三输入二维矩阵的所述第三多个寄存器的值加到所述输出值以形成经更新的输出值，并且将所述经更新的输出值而不是所述输出值存储到所述结果存储中，以及

在所述第二模式下，将来自最初存储在所述第三多个寄存器中的所述至少一个第三输入二维矩阵的值加到所述第一输出值和所述第二输出值以形成经更新的第一输出值和经更新的第二输出值，并且将所述经更新的第一输出值和所述经更新的第二输出值而不是所述第一输出值和所述第二输出值存储到所述结果存储中。

14.如示例9所述的方法，其中，所述执行所述经解码的单条指令用于：

在所述第一模式下，将来自最初存储在第三多个寄存器中的至少一个第三输入二维矩阵的值加到所述输出值以形成经更新的输出值，并且将所述经更新的输出值而不是所述输出值存储到所述结果存储中，以及

在所述第二模式下，将来自最初存储在所述第三多个寄存器中的所述至少一个第三输入二维矩阵的值加到所述第一输出值和所述第二输出值以形成经更新的第一输出值和经更新的第二输出值，并且将所述经更新的第一输出值和所述经更新的第二输出值而不是所述第一输出值和所述第二输出值存储到所述结果存储中。

15.如示例9所述的方法，其中，所述结果存储是表示由所述经解码的单条指令的执行形成的多个输出二维矩阵的第三多个寄存器。

16.如示例9所述的方法，其中，融合乘法累加电路的所述第一适当子集是融合乘法累加电路的所述二维网格的行或列中的一者，并且融合乘法累加电路的所述第二适当子集是融合乘法累加电路的所述二维网格的所述行或所述列中的另一者。

示例17：一种存储代码的非暂态机器可读介质，所述代码当由机器执行时使所述机器执行方法，所述方法包括：

利用处理器核的解码器将单条指令解码为经解码的单条指令，其中所述处理器核耦合至包括融合乘法累加电路的二维网格的矩阵操作加速器电路，所述矩阵操作加速器电路耦合至第一多个寄存器和第二多个寄存器，所述第一多个寄存器表示至少一个第一输入二维矩阵，所述第二多个寄存器表示至少一个第二输入二维矩阵，并且所述单条指令包括标识结果存储的字段；以及

利用所述处理器核的执行电路执行所述经解码的单条指令，以：

将所述矩阵操作加速器电路从第一模式切换至第二模式，在所述第一模式下，所述二维网格的融合乘法累加电路的第一适当子集中的每一个融合乘法累加电路的相应输出被向下游传输至所述二维网格的融合乘法累加电路的第二适当子集中的每一个融合乘法累加电路的相应输入以形成来自所述至少一个第一输入二维矩阵和所述至少一个第二输入二维矩阵的输出值，并且将所述输出值存储在所述结果存储中，在所述第二模式下，所述二维网格的融合乘法累加电路的所述第一适当子集中的每一个融合乘法累加电路的所述相应输出形成来自所述至少一个第一输入二维矩阵和所述至少一个第二输入二维矩阵的第一子集的第一输出值，并且将所述第一输出值存储在所述结果存储中，并且所述二维网格的融合乘法累加电路的所述第二适当子集中的每一个融合乘法累加电路的相应输出形成来自所述至少一个第一输入二维矩阵和所述至少一个第二输入二维矩阵的第二子集的第二输出值，并且将所述第二输出值存储在所述结果存储中。

18.如示例17所述的非暂态机器可读介质，其中，所述单条指令包括第二字段，当所述第二字段为第一值时，所述第二字段指示所述矩阵操作加速器电路用于在所述第一模式下执行，并且当所述第二字段为第二值时，所述第二字段指示所述矩阵操作加速器电路用于在所述第二模式下执行。

19.如示例18所述的非暂态机器可读介质，其中，所述第二字段是所述单条指令的立即数。

20.如示例17所述的非暂态机器可读介质，其中，所述结果存储是表示由所述经解码的单条指令的执行形成的至少一个输出二维矩阵的第三多个寄存器。

21.如示例20所述的非暂态机器可读介质，其中，所述执行所述经解码的单条指令用于：

在所述第一模式下，将来自表示最初存储在所述第三多个寄存器中的至少一个第三输入二维矩阵的所述第三多个寄存器的值加到所述输出值以形成经更新的输出值，并且将所述经更新的输出值而不是所述输出值存储到所述结果存储中，以及

在所述第二模式下，将来自最初存储在所述第三多个寄存器中的所述至少一个第三输入二维矩阵的值加到所述第一输出值和所述第二输出值以形成经更新的第一输出值和经更新的第二输出值，并且将所述经更新的第一输出值和所述经更新的第二输出值而不是所述第一输出值和所述第二输出值存储到所述结果存储中。

22.如示例17所述的非暂态机器可读介质，其中，所述执行所述经解码的单条指令用于：

在所述第一模式下，将来自最初存储在第三多个寄存器中的至少一个第三输入二维矩阵的值加到所述输出值以形成经更新的输出值，并且将所述经更新的输出值而不是所述输出值存储到所述结果存储中，以及

在所述第二模式下，将来自最初存储在所述第三多个寄存器中的所述至少一个第三输入二维矩阵的值加到所述第一输出值和所述第二输出值以形成经更新的第一输出值和经更新的第二输出值，并且将所述经更新的第一输出值和所述经更新的第二输出值而不是所述第一输出值和所述第二输出值存储到所述结果存储中。

23.如示例17所述的非暂态机器可读介质，其中，所述结果存储是表示由所述经解码的单条指令的执行形成的多个输出二维矩阵的第三多个寄存器。

24.如示例17所述的非暂态机器可读介质，其中，融合乘法累加电路的所述第一适当子集是融合乘法累加电路的所述二维网格的行或列中的一者，并且融合乘法累加电路的所述第二适当子集是融合乘法累加电路的所述二维网格的所述行或所述列中的另一者。

在又一实施例中，一种装置包括数据存储设备，该数据存储设备存储代码，该代码当由硬件处理器执行时使硬件处理器执行本文中公开的任何方法。装置可以如在具体实施方式中所描述。方法可以如在具体实施方式中所描述。

详细的示例性系统、处理器和仿真

本文中详述的是用于执行上述指令的硬件、软件等的示例。例如，下文描述的是指令执行的详细方面，包括各种流水线级，诸如取出、解码、调度、执行、引退等。

指令集

指令集可包括一种或多种指令格式。给定的指令格式可定义各种字段(例如，位的数量、位的位置)以指定将要执行的操作(例如，操作码)以及将对其执行该操作的(多个)操作数和/或(多个)其他数据字段(例如，掩码)，等等。通过指令模板(或子格式)的定义来进一步分解一些指令格式。例如，可将给定指令格式的指令模板定义为具有该指令格式的字段(所包括的字段通常按照相同顺序，但是至少一些字段具有不同的位的位置，因为较少的字段被包括)的不同子集，和/或定义为具有以不同方式进行解释的给定字段。由此，ISA的每一条指令使用给定的指令格式(并且如果经定义，则按照该指令格式的指令模板中的给定的一个指令模板)来表达，并包括用于指定操作和操作数的字段。例如，示例性ADD(加法)指令具有特定的操作码和指令格式，该特定的指令格式包括用于指定该操作码的操作码字段和用于选择操作数(源1/目的地以及源2)的操作数字段；并且该ADD指令在指令流中出现将使得在操作数字段中具有选择特定操作数的特定的内容。已经推出和/或发布了被称为高级向量扩展(AVX)(AVX1和AVX2)和利用向量扩展(VEX)编码方案的SIMD扩展集(参见例如2018年11月的

64和IA-32架构软件开发者手册；并且参见2018年10月的

架构指令集扩展编程参考)。

示例性指令格式

本文中所描述的(多条)指令的实施例能以不同的格式体现。另外，在下文中详述示例性系统、架构和流水线。(多条)指令的实施例可在此类系统、架构和流水线上执行，但是不限于详述的那些系统、架构和流水线。

通用向量友好指令格式

向量友好指令格式是适于向量指令(例如，存在专用于向量操作的特定字段)的指令格式。尽管描述了其中通过向量友好指令格式支持向量和标量操作两者的实施例，但是替代实施例仅使用通过向量友好指令格式的向量操作。

图27A-图27B是图示根据本公开的实施例的通用向量友好指令格式及其指令模板的框图。图27A是图示根据本公开的实施例的通用向量友好指令格式及其A类指令模板的框图；而图27B是图示根据本公开的实施例的通用向量友好指令格式及其B类指令模板的框图。具体地，针对通用向量友好指令格式2700定义A类和B类指令模板，这两者都包括无存储器访问2705的指令模板和存储器访问2720的指令模板。在向量友好指令格式的上下文中的术语“通用”是指不束缚于任何特定指令集的指令格式。

尽管将描述其中向量友好指令格式支持以下情况的本公开的实施例：64字节向量操作数长度(或尺寸)与32位(4字节)或64位(8字节)数据元素宽度(或尺寸)(并且由此，64字节向量由16个双字尺寸的元素组成，或者替代地由8个四字尺寸的元素组成)；64字节向量操作数长度(或尺寸)与16位(2字节)或8位(1字节)数据元素宽度(或尺寸)；32字节向量操作数长度(或尺寸)与32位(4字节)、64位(8字节)、16位(2字节)或8位(1字节)数据元素宽度(或尺寸)；以及16字节向量操作数长度(或尺寸)与32位(4字节)、64位(8字节)、16位(2字节)、或8位(1字节)数据元素宽度(或尺寸)；但是替代实施例可支持更大、更小和/或不同的向量操作数尺寸(例如，256字节向量操作数)与更大、更小或不同的数据元素宽度(例如，128位(16字节)数据元素宽度)。

图27A中的A类指令模板包括：1)在无存储器访问2705的指令模板内，示出无存储器访问的完全舍入控制型操作2710的指令模板、以及无存储器访问的数据变换型操作2715的指令模板；以及2)在存储器访问2720的指令模板内，示出存储器访问的时效性2725的指令模板和存储器访问的非时效性2730的指令模板。图27B中的B类指令模板包括：1)在无存储器访问2705的指令模板内，示出无存储器访问的写掩码控制的部分舍入控制型操作2712的指令模板以及无存储器访问的写掩码控制的vsize型操作2717的指令模板；以及2)在存储器访问2720的指令模板内，示出存储器访问的写掩码控制2727的指令模板。

通用向量友好指令格式2700包括以下列出的按照在图27A-27B中图示的顺序的如下字段。

格式字段2740——该字段中的特定值(指令格式标识符值)唯一地标识向量友好指令格式，并且由此标识指令在指令流中以向量友好指令格式出现。由此，该字段对于仅具有通用向量友好指令格式的指令集是不需要的，在这个意义上该字段是任选的。

基础操作字段2742——其内容区分不同的基础操作。

寄存器索引字段2744——其内容直接或者通过地址生成来指定源或目的地操作数在寄存器中或者在存储器中的位置。这些字段包括足够数量的位以从PxQ(例如，32x512、16x128、32x1024、64x1024)寄存器堆中选择N个寄存器。尽管在一个实施例中N可多达三个源寄存器和一个目的地寄存器，但是替代实施例可支持更多或更少的源和目的地寄存器(例如，可支持多达两个源，其中这些源中的一个源还用作目的地；可支持多达三个源，其中这些源中的一个源还用作目的地；可支持多达两个源和一个目的地)。

修饰符(modifier)字段2746——其内容将指定存储器访问的以通用向量指令格式出现的指令与不指定存储器访问的以通用向量指令格式出现的指令区分开；即在无存储器访问2705的指令模板与存储器访问2720的指令模板之间进行区分。存储器访问操作读取和/或写入到存储器层次(在一些情况下，使用寄存器中的值来指定源和/或目的地地址)，而非存储器访问操作不这样(例如，源和目的地是寄存器)。尽管在一个实施例中，该字段还在三种不同的方式之间选择以执行存储器地址计算，但是替代实施例可支持更多、更少或不同的方式来执行存储器地址计算。

扩充操作字段2750——其内容区分除基础操作以外还要执行各种不同操作中的哪一个操作。该字段是针对上下文的。在本公开的一个实施例中，该字段被分成类字段2768、α字段2752和β字段2754。扩充操作字段2750允许在单条指令而非2条、3条或4条指令中执行多组共同的操作。

比例字段2760——其内容允许用于存储器地址生成(例如，用于使用(2^比例*索引+基址)的地址生成)的索引字段的内容的按比例缩放。

位移字段2762A——其内容用作存储器地址生成的一部分(例如，用于使用(2^比例*索引+基址+位移)的地址生成)。

位移因数字段2762B(注意，位移字段2762A直接在位移因数字段2762B上的并置指示使用一个或另一个)——其内容用作地址生成的一部分；它指定将按比例缩放存储器访问的尺寸(N)的位移因数——其中N是存储器访问中的字节数量(例如，用于使用(2^比例*索引+基址+按比例缩放的位移)的地址生成)。忽略冗余的低阶位，并且因此将位移因数字段的内容乘以存储器操作数总尺寸(N)以生成将在计算有效地址中使用的最终位移。N的值由处理器硬件在运行时基于完整操作码字段2774(稍后在本文中描述)和数据操纵字段2754C确定。位移字段2762A和位移因数字段2762B不用于无存储器访问2705的指令模板和/或不同的实施例可实现这两者中的仅一个或不实现这两者中的任一个，在这个意义上，位移字段2762A和位移因数字段2762B是任选的。

数据元素宽度字段2764——其内容区分将使用多个数据元素宽度中的哪一个(在一些实施例中用于所有指令；在其他实施例中只用于指令中的一些指令)。如果支持仅一个数据元素宽度和/或使用操作码的某一方面来支持数据元素宽度，则该字段是不需要的，在这个意义上，该字段是任选的。

写掩码字段2770——其内容逐数据元素位置地控制目的地向量操作数中的数据元素位置是否反映基础操作和扩充操作的结果。A类指令模板支持合并-写掩码，而B类指令模板支持合并-写掩码和归零-写掩码两者。当合并时，向量掩码允许在执行(由基础操作和扩充操作指定的)任何操作期间保护目的地中的任何元素集免于更新；在另一实施例中，保持其中对应掩码位具有0的目的地的每一元素的旧值。相反，当归零时，向量掩码允许在执行(由基础操作和扩充操作指定的)任何操作期间使目的地中的任何元素集归零；在一个实施例中，目的地的元素在对应掩码位具有0值时被设为0。该功能的子集是控制正被执行的操作的向量长度的能力(即，从第一个到最后一个正被修改的元素的跨度)，然而，被修改的元素不一定要是连续的。由此，写掩码字段2770允许部分向量操作，这包括加载、存储、算术、逻辑等。尽管描述了其中写掩码字段2770的内容选择了多个写掩码寄存器中的包含要使用的写掩码的一个写掩码寄存器(并且由此，写掩码字段2770的内容间接地标识要执行的掩码)的本公开的实施例，但是替代实施例替代地或附加地允许掩码写字段2770的内容直接指定要执行的掩码。

立即数字段2772——其内容允许对立即数的指定。该字段在实现不支持立即数的通用向量友好格式中不存在且在不使用立即数的指令中不存在，在这个意义上，该字段是任选的。

类字段2768——其内容在不同类的指令之间进行区分。参考图27A-图27B，该字段的内容在A类和B类指令之间进行选择。在图27A-图27B中，圆角方形用于指示特定的值存在于字段中(例如，在图27A-图27B中分别用于类字段2768的A类2768A和B类2768B)。

A类指令模板

在A类非存储器访问2705的指令模板的情况下，α字段2752被解释为其内容区分要执行不同扩充操作类型中的哪一种(例如，针对无存储器访问的舍入型操作2710和无存储器访问的数据变换型操作2715的指令模板分别指定舍入2752A.1和数据变换2752A.2)的RS字段2752A，而β字段2754区分要执行所指定类型的操作中的哪一种。在无存储器访问2705的指令模板中，比例字段2760、位移字段2762A和位移比例字段2762B不存在。

无存储器访问的指令模板——完全舍入控制型操作

在无存储器访问的完全舍入控制型操作2710的指令模板中，β字段2754被解释为其(多个)内容提供静态舍入的舍入控制字段2754A。尽管在本公开的所述实施例中舍入控制字段2754A包括抑制所有浮点异常(SAE)字段2756和舍入操作控制字段2758，但是替代实施例可支持这两个概念，可将这两个概念编码为同一字段，或仅具有这些概念/字段中的一个或另一个(例如，可仅具有舍入操作控制字段2758)。

SAE字段2756——其内容区分是否禁用异常事件报告；当SAE字段2756的内容指示启用抑制时，给定的指令不报告任何种类的浮点异常标志，并且不唤起任何浮点异常处置程序。

舍入操作控制字段2758——其内容区分要执行一组舍入操作中的哪一个(例如，向上舍入、向下舍入、向零舍入以及就近舍入)。由此，舍入操作控制字段2758允许逐指令地改变舍入模式。在其中处理器包括用于指定舍入模式的控制寄存器的本公开的一个实施例中，舍入操作控制字段2750的内容覆盖(override)该寄存器值。

无存储器访问的指令模板－数据变换型操作

在无存储器访问的数据变换型操作2715的指令模板中，β字段2754被解释为数据变换字段2754B，其内容区分要执行多个数据变换中的哪一个(例如，无数据变换、混合、广播)。

在A类存储器访问2720的指令模板的情况下，α字段2752被解释为驱逐提示字段2752B，其内容区分要使用驱逐提示中的哪一个(在图27A中，对于存储器访问时效性2725的指令模板和存储器访问非时效性2730的指令模板分别指定时效性的2752B.1和非时效性的2752B.2)，而β字段2754被解释为数据操纵字段2754C，其内容区分要执行多个数据操纵操作(也称为基元(primitive))中的哪一个(例如，无操纵、广播、源的向上转换以及目的地的向下转换)。存储器访问2720的指令模板包括比例字段2760，并任选地包括位移字段2762A或位移比例字段2762B。

向量存储器指令使用转换支持来执行来自存储器的向量加载以及向存储器的向量存储。如同寻常的向量指令，向量存储器指令以数据元素式的方式从/向存储器传输数据，其中实际被传输的元素由被选为写掩码的向量掩码的内容规定。

存储器访问的指令模板——时效性的

时效性的数据是可能足够快地被重新使用以从高速缓存操作受益的数据。然而，这是提示，并且不同的处理器能以不同的方式实现它，包括完全忽略该提示。

存储器访问的指令模板——非时效性的

非时效性的数据是不太可能足够快地被重新使用以从第一级高速缓存中的高速缓存操作受益且应当被给予驱逐优先级的数据。然而，这是提示，并且不同的处理器能以不同的方式实现它，包括完全忽略该提示。

B类指令模板

在B类指令模板的情况下，α字段2752被解释为写掩码控制(Z)字段2752C，其内容区分由写掩码字段2770控制的写掩码应当是合并还是归零。

在B类非存储器访问2705的指令模板的情况下，β字段2754的一部分被解释为RL字段2757A，其内容区分要执行不同扩充操作类型中的哪一种(例如，针对无存储器访问的写掩码控制部分舍入控制类型操作2712的指令模板和无存储器访问的写掩码控制VSIZE型操作2717的指令模板分别指定舍入2757A.1和向量长度(VSIZE)2757A.2)，而β字段2754的其余部分区分要执行所指定类型的操作中的哪一种。在无存储器访问2705的指令模板中，比例字段2760、位移字段2762A和位移比例字段2762B不存在。

在无存储器访问的写掩码控制部分舍入控制型操作2710的指令模板中，β字段2754的其余部分被解释为舍入操作字段2759A，并且禁用异常事件报告(给定的指令不报告任何种类的浮点异常标志，并且不唤起任何浮点异常处置程序)。

舍入操作控制字段2759A——正如舍入操作控制字段2758，其内容区分要执行一组舍入操作中的哪一个(例如，向上舍入、向下舍入、向零舍入以及就近舍入)。由此，舍入操作控制字段2759A允许逐指令地改变舍入模式。在其中处理器包括用于指定舍入模式的控制寄存器的本公开的一个实施例中，舍入操作控制字段2750的内容覆盖该寄存器值。

在无存储器访问的写掩码控制VSIZE型操作2717的指令模板中，β字段2754的其余部分被解释为向量长度字段2759B，其内容区分要执行多个数据向量长度中的哪一个(例如，128字节、256字节或512字节)。

在B类存储器访问2720的指令模板的情况下，β字段2754的一部分被解释为广播字段2757B，其内容区分是否要执行广播型数据操纵操作，而β字段2754的其余部分被解释为向量长度字段2759B。存储器访问2720的指令模板包括比例字段2760，并任选地包括位移字段2762A或位移比例字段2762B。

针对通用向量友好指令格式2700，示出完整操作码字段2774包括格式字段2740、基础操作字段2742和数据元素宽度字段2764。尽管示出了其中完整操作码字段2774包括所有这些字段的一个实施例，但是在不支持所有这些字段的实施例中，完整操作码字段2774包括少于所有的这些字段。完整操作码字段2774提供操作代码(操作码)。

扩充操作字段2750、数据元素宽度字段2764和写掩码字段2770允许逐指令地以通用向量友好指令格式指定这些特征。

写掩码字段和数据元素宽度字段的组合创建各种类型的指令，因为这些指令允许基于不同的数据元素宽度应用该掩码。

在A类和B类内出现的各种指令模板在不同的情形下是有益的。在本公开的一些实施例中，不同处理器或处理器内的不同核可支持仅A类、仅B类、或者可支持这两类。举例而言，旨在用于通用计算的高性能通用乱序核可仅支持B类，旨在主要用于图形和/或科学(吞吐量)计算的核可仅支持A类，并且旨在用于通用计算和图形和/或科学(吞吐量)计算两者的核可支持A类和B类两者(当然，具有来自这两类的模板和指令的一些混合、但是并非来自这两类的所有模板和指令的核在本公开的范围内)。同样，单个处理器可包括多个核，这多个核全部都支持相同的类，或者其中不同的核支持不同的类。举例而言，在具有单独的图形核和通用核的处理器中，图形核中的旨在主要用于图形和/或科学计算的一个核可仅支持A类，而通用核中的一个或多个可以是具有旨在用于通用计算的仅支持B类的乱序执行和寄存器重命名的高性能通用核。不具有单独的图形核的另一处理器可包括既支持A类又支持B类的一个或多个通用有序或乱序核。当然，在本公开的不同实施例中，来自一类的特征也可在其他类中实现。将使以高级语言编写的程序成为(例如，及时编译或静态编译)各种不同的可执行形式，这些可执行形式包括：1)仅具有由用于执行的目标处理器支持的(多个)类的指令的形式；或者2)具有替代例程并具有控制流代码的形式，该替代例程使用所有类的指令的不同组合来编写，该控制流代码选择这些例程以基于由当前正在执行代码的处理器支持的指令来执行。

示例性专用向量友好指令格式

图28A是图示根据本公开的实施例的示例性专用向量友好指令格式的框图。图28A示出专用向量友好指令格式2800，其指定各字段的位置、尺寸、解释和次序、以及那些字段中的一些字段的值，在这个意义上，该专用向量友好指令格式2800是专用的。专用向量友好指令格式2800可用于扩展x86指令集，并且由此字段中的一些字段与如在现有的x86指令集及其扩展(例如，AVX)中所使用的那些字段类似或相同。该格式保持与具有扩展的现有x86指令集的前缀编码字段、实操作码字节字段、MOD R/M字段、SIB字段、位移字段和立即数字段一致。图示来自图27A-图27B的字段，来自图28A的字段映射到来自图27A-图27B的字段。

应当理解，虽然出于说明的目的在通用向量友好指令格式2700的上下文中参考专用向量友好指令格式2800描述了本公开的实施例，但是本公开不限于专用向量友好指令格式2800，除非另有声明。例如，通用向量友好指令格式2700构想了各种字段的各种可能的尺寸，而专用向量友好指令格式2800示出为具有特定尺寸的字段。作为具体示例，尽管在专用向量友好指令格式2800中数据元素宽度字段2764被图示为一位字段，但是本公开不限于此(即，通用向量友好指令格式2700构想数据元素宽度字段2764的其他尺寸)。

专用向量友好指令格式2800包括以下列出的按照图28A中图示的顺序的如下字段。

EVEX前缀(字节0-3)2802——以四字节形式进行编码。

格式字段2740(EVEX字节0，位[7:0])——第一字节(EVEX字节0)是格式字段2740，并且它包含0x62(在本公开的一个实施例中，为用于区分向量友好指令格式的唯一值)。

第二－第四字节(EVEX字节1-3)包括提供专用能力的多个位字段。

REX字段2805(EVEX字节1，位[7-5])——由EVEX.R位字段(EVEX字节1，位[7]–R)、EVEX.X位字段(EVEX字节1，位[6]–X)以及(2757BEX字节1，位[5]–B)组成。EVEX.R、EVEX.X和EVEX.B位字段提供与对应的VEX位字段相同的功能，并且使用1补码的形式进行编码，即，ZMM0被编码为1111B，ZMM15被编码为0000B。这些指令的其他字段对如在本领域中已知的寄存器索引的较低三个位(rrr、xxx和bbb)进行编码，由此可通过对EVEX.R、EVEX.X和EVEX.B相加来形成Rrrr、Xxxx和Bbbb。

REX’字段2710——这是REX’字段2710的第一部分，并且是用于对扩展的32个寄存器集合的较高16个或较低16个寄存器进行编码的EVEX.R’位字段(EVEX字节1，位[4]–R’)。在本公开的一个实施例中，该位与以下指示的其他位一起以位反转的格式存储以(在公知x86的32位模式下)与BOUND指令进行区分，该BOUND指令的实操作码字节是62，但是在MODR/M字段(在下文中描述)中不接受MOD字段中的值11；本公开的替代实施例不以反转的格式存储该指示的位以及以下其他指示的位。值1用于对较低16个寄存器进行编码。换句话说，通过组合EVEX.R’、EVEX.R以及来自其他字段的其他RRR来形成R’Rrrr。

操作码映射字段2815(EVEX字节1，位[3:0]–mmmm)——其内容对隐含的前导操作码字节(0F、0F 38或0F 3)进行编码。

数据元素宽度字段2764(EVEX字节2，位[7]–W)——由记号EVEX.W表示。EVEX.W用于定义数据类型(32位数据元素或64位数据元素)的粒度(尺寸)。

EVEX.vvvv 2820(EVEX字节2，位[6:3]-vvvv)——EVEX.vvvv的作用可包括如下：1)EVEX.vvvv对以反转(1补码)形式指定的第一源寄存器操作数进行编码，并且对具有两个或更多个源操作数的指令有效；2)EVEX.vvvv对针对特定向量位移以1补码的形式指定的目的地寄存器操作数进行编码；或者3)EVEX.vvvv不对任何操作数进行编码，该字段被预留，并且应当包含1111b。由此，EVEX.vvvv字段2820对以反转(1补码)的形式存储的第一源寄存器指定符的4个低阶位进行编码。取决于该指令，额外不同的EVEX位字段用于将指定符尺寸扩展到32个寄存器。

EVEX.U 2768类字段(EVEX字节2，位[2]-U)——如果EVEX.U＝0，则它指示A类或EVEX.U0；如果EVEX.U＝1，则它指示B类或EVEX.U1。

前缀编码字段2825(EVEX字节2，位[1:0]-pp)——提供了用于基础操作字段的附加位。除了对以EVEX前缀格式的传统SSE指令提供支持以外，这也具有压缩SIMD前缀的益处(EVEX前缀仅需要2位，而不是需要字节来表达SIMD前缀)。在一个实施例中，为了支持使用以传统格式和以EVEX前缀格式两者的SIMD前缀(66H、F2H、F3H)的传统SSE指令，将这些传统SIMD前缀编码成SIMD前缀编码字段；并且在运行时在被提供给解码电路的PLA之前被扩展成传统SIMD前缀(因此，在无需修改的情况下，PLA既可执行传统格式的这些传统指令又可执行EVEX格式的这些传统指令)。虽然较新的指令可将EVEX前缀编码字段的内容直接用作操作码扩展，但是为了一致性，特定实施例以类似的方式扩展，但允许由这些传统SIMD前缀指定的不同含义。替代实施例可重新设计PLA以支持2位SIMD前缀编码，并且由此不需要扩展。

α字段2752(EVEX字节3，位[7]–EH，也称为EVEX.EH、EVEX.rs、EVEX.RL、EVEX.写掩码控制、以及EVEX.N；也以α图示)——如先前所述，该字段是针对上下文的。

β字段2754(EVEX字节3，位[6:4]-SSS，也称为EVEX.s_2-0、EVEX.r_2-0、EVEX.rr1、EVEX.LL0、EVEX.LLB，还以βββ图示)——如前所述，此字段是针对上下文的。

REX’字段2710——这是REX’字段的其余部分，并且是可用于对扩展的32个寄存器集合的较高16个或较低16个寄存器进行编码的EVEX.V’位字段(EVEX字节3，位[3]–V’)。该位以位反转的格式存储。值1用于对较低16个寄存器进行编码。换句话说，通过组合EVEX.V’、EVEX.vvvv来形成V’VVVV。

写掩码字段2770(EVEX字节3，位[2:0]-kkk)——其内容指定写掩码寄存器中的寄存器的索引，如先前所述。在本公开的一个实施例中，特定值EVEX.kkk＝000具有暗示没有写掩码用于特定指令的特殊行为(这能以各种方式实现，包括使用硬连线到所有对象的写掩码或绕过掩码硬件的硬件来实现)。

实操作码字段2830(字节4)还被称为操作码字节。操作码的一部分在该字段中被指定。

MOD R/M字段2840(字节5)包括MOD字段2842、Reg字段2844和R/M字段2846。如先前所述的，MOD字段2842的内容将存储器访问操作和非存储器访问操作区分开。Reg字段2844的作用可被归结为两种情形：对目的地寄存器操作数或源寄存器操作数进行编码；或者被视为操作码扩展，并且不用于对任何指令操作数进行编码。R/M字段2846的作用可包括如下：对引用存储器地址的指令操作数进行编码；或者对目的地寄存器操作数或源寄存器操作数进行编码。

比例、索引、基址(SIB)字节(字节6)——如先前所述的，比例字段2750的内容用于存储器地址生成。SIB.xxx 2854和SIB.bbb 2856——先前已经针对寄存器索引Xxxx和Bbbb提及了这些字段的内容。

位移字段2762A(字节7-10)——当MOD字段2842包含10时，字节7-10是位移字段2762A，并且它与传统32位位移(disp32)一样地工作，并且以字节粒度工作。

位移因数字段2762B(字节7)——当MOD字段2842包含01时，字节7是位移因数字段2762B。该字段的位置与以字节粒度工作的传统x86指令集8位位移(disp8)的位置相同。由于disp8是符号扩展的，因此它仅能在-128和127字节偏移之间寻址；在64字节高速缓存行的方面，disp8使用可被设为仅四个真正有用的值-128、-64、0和64的8位；由于常常需要更大的范围，所以使用disp32；然而，disp32需要4个字节。与disp8和disp32对比，位移因数字段2762B是disp8的重新解释；当使用位移因数字段2762B时，通过将位移因数字段的内容乘以存储器操作数访问的尺寸(N)来确定实际位移。该类型的位移被称为disp8*N。这减小了平均指令长度(单个字节用于位移，但具有大得多的范围)。此类经压缩的位移是基于有效位移是存储器访问的粒度的倍数的假设，并且由此地址偏移的冗余低阶位不需要被编码。换句话说，位移因数字段2762B替代传统x86指令集8位位移。由此，位移因数字段2762B以与x86指令集8位位移相同的方式被编码(因此，在ModRM/SIB编码规则中没有变化)，唯一的不同在于，将disp8超载至disp8*N。换句话说，在编码规则或编码长度方面没有变化，而仅在有硬件对位移值的解释方面有变化(这需要将位移按比例缩放存储器操作数的尺寸以获得字节式地址偏移)。立即数字段2772如先前所述地操作。

完整操作码字段

图28B是图示根据本公开的一个实施例的构成完整操作码字段2774的具有专用向量友好指令格式2800的字段的框图。具体地，完整操作码字段2774包括格式字段2740、基础操作字段2742和数据元素宽度(W)字段2764。基础操作字段2742包括前缀编码字段2825、操作码映射字段2815和实操作码字段2830。

寄存器索引字段

图28C是图示根据本公开的一个实施例的构成寄存器索引字段2744的具有专用向量友好指令格式2800的字段的框图。具体地，寄存器索引字段2744包括REX字段2805、REX’字段2810、MODR/M.reg字段2844、MODR/M.r/m字段2846、VVVV字段2820、xxx字段2854和bbb字段2856。

扩充操作字段

图28D是图示根据本公开的一个实施例的构成扩充操作字段2750的具有专用向量友好指令格式2800的字段的框图。当类(U)字段2768包含0时，它表明EVEX.U0(A类2768A)；当它包含1时，它表明EVEX.U1(B类2768B)。当U＝0且MOD字段2842包含11(表明无存储器访问操作)时，α字段2752(EVEX字节3，位[7]–EH)被解释为rs字段2752A。当rs字段2752A包含1(舍入2752A.1)时，β字段2754(EVEX字节3，位[6:4]–SSS)被解释为舍入控制字段2754A。舍入控制字段2754A包括一位SAE字段2756和两位舍入操作字段2758。当rs字段2752A包含0(数据变换2752A.2)时，β字段2754(EVEX字节3，位[6:4]–SSS)被解释为三位数据变换字段2754B。当U＝0且MOD字段2842包含00、01或10(表明存储器访问操作)时，α字段2752(EVEX字节3，位[7]–EH)被解释为驱逐提示(EH)字段2752B，并且β字段2754(EVEX字节3，位[6:4]–SSS)被解释为三位数据操纵字段2754C。

当U＝1时，α字段2752(EVEX字节3，位[7]–EH)被解释为写掩码控制(Z)字段2752C。当U＝1且MOD字段2842包含11(表明无存储器访问操作)时，β字段2754的一部分(EVEX字节3，位[4]–S₀)被解释为RL字段2757A；当它包含1(舍入2757A.1)时，β字段2754的其余部分(EVEX字节3，位[6-5]–S_2-1)被解释为舍入操作字段2759A，而当RL字段2757A包含0(VSIZE2757A.2)时，β字段2754的其余部分(EVEX字节3，位[6-5]-S_2-1)被解释为向量长度字段2759B(EVEX字节3，位[6-5]–L_1-0)。当U＝1且MOD字段2842包含00、01或10(表明存储器访问操作)时，β字段2754(EVEX字节3，位[6:4]–SSS)被解释为向量长度字段2759B(EVEX字节3，位[6-5]–L_1-0)和广播字段2757B(EVEX字节3，位[4]–B)。

示例性寄存器架构

图29是根据本公开的一个实施例的寄存器架构2900的框图。在所图示的实施例中，有32个512位宽的向量寄存器2910；这些寄存器被引用为zmm0到zmm31。较低的16个zmm寄存器的较低阶256个位覆盖(overlay)在寄存器ymm0-16上。较低的16个zmm寄存器的较低阶128个位(ymm寄存器的较低阶128个位)覆盖在寄存器xmm0-15上。专用向量友好指令格式2800对这些被覆盖的寄存器堆操作，如在以下表格中所图示。

换句话说，向量长度字段2759B在最大长度与一个或多个其他较短长度之间进行选择，其中每一个此类较短长度是前一长度的一半，并且不具有向量长度字段2759B的指令模板在最大向量长度上操作。此外，在一个实施例中，专用向量友好指令格式2800的B类指令模板对紧缩或标量单/双精度浮点数据以及紧缩或标量整数数据操作。标量操作是对zmm/ymm/xmm寄存器中的最低阶数据元素位置执行的操作；取决于实施例，较高阶数据元素位置要么保持与在指令之前相同，要么归零。

写掩码寄存器2915——在所图示的实施例中，存在8个写掩码寄存器(k0至k7)，每一写掩码寄存器的尺寸是64位。在替代实施例中，写掩码寄存器2915的尺寸是16位。如先前所述，在本公开的一个实施例中，向量掩码寄存器k0无法用作写掩码；当将正常指示k0的编码用作写掩码时，它选择硬连线的写掩码0xFFFF，从而有效地禁止写掩码用于那条指令。

通用寄存器2925——在所示出的实施例中，有十六个64位通用寄存器，这些寄存器与现有的x86寻址模式一起使用以对存储器操作数寻址。这些寄存器通过名称RAX、RBX、RCX、RDX、RBP、RSI、RDI、RSP以及R8到R15来引用。

标量浮点栈寄存器堆(x87栈)2945，在其上面重叠了MMX紧缩整数平坦寄存器堆2950——在所图示的实施例中，x87栈是用于使用x87指令集扩展来对32/64/80位浮点数据执行标量浮点操作的八元素栈；而使用MMX寄存器来对64位紧缩整数数据执行操作，以及为在MMX与XMM寄存器之间执行的一些操作保存操作数。

本公开的替代实施例可以使用更宽的或更窄的寄存器。另外，本公开的替代实施例可以使用更多、更少或不同的寄存器堆和寄存器。

示例性核架构、处理器和计算机架构

处理器核能以不同方式、出于不同的目的、在不同的处理器中实现。例如，此类核的实现可以包括：1)旨在用于通用计算的通用有序核；2)旨在用于通用计算的高性能通用乱序核；3)旨在主要用于图形和/或科学(吞吐量)计算的专用核。不同处理器的实现可包括：1)CPU，其包括旨在用于通用计算的一个或多个通用有序核和/或旨在用于通用计算的一个或多个通用乱序核；以及2)协处理器，其包括旨在主要用于图形和/或科学(吞吐量)的一个或多个专用核。此类不同的处理器导致不同的计算机系统架构，这些计算机系统架构可包括：1)在与CPU分开的芯片上的协处理器；2)在与CPU相同的封装中但在分开的管芯上的协处理器；3)与CPU在相同管芯上的协处理器(在该情况下，此类协处理器有时被称为专用逻辑或被称为专用核，该专用逻辑诸如，集成图形和/或科学(吞吐量)逻辑)；以及4)芯片上系统，其可以将所描述的CPU(有时被称为(多个)应用核或(多个)应用处理器)、以上描述的协处理器和附加功能包括在同一管芯上。接着描述示例性核架构，随后描述示例性处理器和计算机架构。

示例性核架构

有序和乱序核框图

图30A是图示根据本公开的实施例的示例性有序流水线和示例性的寄存器重命名的乱序发布/执行流水线的框图。图30B是示出根据本公开的实施例的要包括在处理器中的有序架构核的示例性实施例和示例性的寄存器重命名的乱序发布/执行架构核的框图。图30A-图30B中的实线框图示有序流水线和有序核，而虚线框的任选增加图示寄存器重命名的、乱序发布/执行流水线和核。考虑到有序方面是乱序方面的子集，将描述乱序方面。

在图30A中，处理器流水线3000包括取出级3002、长度解码级3004、解码级3006、分配级3008、重命名级3010、调度(也被称为分派或发布)级3012、寄存器读取/存储器读取级3014、执行级3016、写回/存储器写入级3018、异常处置级3022和提交级3024。

图30B示出处理器核3090，该处理器核3090包括前端单元3030，该前端单元3030耦合到执行引擎单元3050，并且前端单元3030和执行引擎单元3050两者都耦合到存储器单元3070。核3090可以是精简指令集计算(RISC)核、复杂指令集计算(CISC)核、超长指令字(VLIW)核、或混合或替代的核类型。作为又一选项，核3090可以是专用核，诸如例如，网络或通信核、压缩引擎、协处理器核、通用计算图形处理单元(GPGPU)核、图形核，等等。

前端单元3030包括分支预测单元3032，该分支预测单元3032耦合到指令高速缓存单元3034，该指令高速缓存单元3034耦合到指令转换后备缓冲器(TLB)3036，该指令转换后备缓冲器3036耦合到指令取出单元3038，该指令取出单元3038耦合到解码单元3040。解码单元3040(例如，解码电路)可对指令(例如，宏指令)解码，并且生成从原始指令解码出的、或以其他方式反映原始指令的、或从原始指令导出的一个或多个微操作、微代码进入点、微指令、其他指令、或其他控制信号作为输出。解码单元3040可使用各种不同的机制来实现。合适机制的示例包括但不限于，查找表、硬件实现、可编程逻辑阵列(PLA)、微代码只读存储器(ROM)等。在一个实施例中，核3090包括存储用于某些宏指令的微代码的微代码ROM或其他介质(例如，在解码单元3040中，或以其他方式在前端单元3030内)。解码单元3040耦合到执行引擎单元3050中的重命名/分配器单元3052。

执行引擎单元3050包括重命名/分配器单元3052，该重命名/分配器单元3052耦合到引退单元3054和一个或多个调度器单元的集合3056。(多个)调度器单元3056表示任何数量的不同调度器，包括预留站、中央指令窗等。(多个)调度器单元3056耦合到(多个)物理寄存器堆单元3058。(多个)物理寄存器堆单元3058中的每一个物理寄存器堆单元表示一个或多个物理寄存器堆，其中不同的物理寄存器堆存储一种或多种不同的数据类型，诸如，标量整数、标量浮点、紧缩整数、紧缩浮点、向量整数、向量浮点，状态(例如，作为要执行的下一条指令的地址的指令指针)等等。在一个实施例中，(多个)物理寄存器堆单元3058包括向量寄存器单元、写掩码寄存器单元和标量寄存器单元。这些寄存器单元可以提供架构向量寄存器、向量掩码寄存器和通用寄存器。(多个)物理寄存器堆单元3058由引退单元3054重叠，以图示可实现寄存器重命名和乱序执行的各种方式(例如，使用(多个)重排序缓冲器和(多个)引退寄存器堆；使用(多个)未来文件、(多个)历史缓冲器、(多个)引退寄存器堆；使用寄存器映射和寄存器池，等等)。引退单元3054和(多个)物理寄存器堆单元3058耦合到(多个)执行集群3060。(多个)执行集群3060包括一个或多个执行单元的集合3062(例如，执行电路)以及一个或多个存储器访问单元的集合3064。执行单元3062可执行各种操作(例如，移位、加法、减法、乘法)并可对各种数据类型(例如，标量浮点、紧缩整数、紧缩浮点、向量整数、向量浮点)执行。尽管一些实施例可以包括专用于特定功能或功能集合的多个执行单元，但是其他实施例可包括仅一个执行单元或全都执行所有功能的多个执行单元。(多个)调度器单元3056、(多个)物理寄存器堆单元3058和(多个)执行集群3060示出为可能有多个，因为某些实施例为某些类型的数据/操作创建分开的流水线(例如，标量整数流水线、标量浮点/紧缩整数/紧缩浮点/向量整数/向量浮点流水线，和/或各自具有其自身的调度器单元、(多个)物理寄存器堆单元和/或执行集群的存储器访问流水线——并且在分开的存储器访问流水线的情况下，实现其中仅该流水线的执行集群具有(多个)存储器访问单元3064的某些实施例)。还应当理解，在使用分开的流水线的情况下，这些流水线中的一个或多个可以是乱序发布/执行，并且其余流水线可以是有序的。

存储器访问单元的集合3064耦合到存储器单元3070，该存储器单元3070包括数据TLB单元3072，该数据TLB单元3072耦合到数据高速缓存单元3074，该数据高速缓存单元3074耦合到第二级(L2)高速缓存单元3076。在一个示例性实施例中，存储器访问单元3064可包括加载单元、存储地址单元和存储数据单元，其中的每一个均耦合到存储器单元3070中的数据TLB单元3072。指令高速缓存单元3034还耦合到存储器单元3070中的第二级(L2)高速缓存单元3076。L2高速缓存单元3076耦合到一个或多个其他级别的高速缓存，并最终耦合到主存储器。

作为示例，示例性寄存器重命名的乱序发布/执行核架构可如下所述地实现流水线3000：1)指令取出3038执行取出级3002和长度解码级3004；2)解码单元3040执行解码级3006；3)重命名/分配器单元3052执行分配级3008和重命名级3010；4)(多个)调度器单元3056执行调度级3012；5)(多个)物理寄存器堆单元3058和存储器单元3070执行寄存器读取/存储器读取级3014；执行集群3060执行执行级3016；6)存储器单元3070和(多个)物理寄存器堆单元3058执行写回/存储器写入级3018；7)各单元可牵涉到异常处置级3022；以及8)引退单元3054和(多个)物理寄存器堆单元3058执行提交级3024。

核3090可支持一个或多个指令集(例如，x86指令集(具有已与较新版本一起添加的一些扩展)；加利福尼亚州桑尼维尔市的MIPS技术公司的MIPS指令集；加利福尼亚州桑尼维尔市的ARM控股公司的ARM指令集(具有诸如NEON的任选的附加扩展))，其中包括本文中描述的(多条)指令。在一个实施例中，核3090包括用于支持紧缩数据指令集扩展(例如，AVX1、AVX2)的逻辑，由此允许使用紧缩数据来执行由许多多媒体应用使用的操作。

应当理解，核可支持多线程化(执行两个或更多个并行的操作或线程的集合)，并且可以按各种方式来完成该多线程化，各种方式包括时分多线程化、同时多线程化(其中单个物理核为物理核正在同时多线程化的线程中的每一个线程提供逻辑核)、或其组合(例如，时分取出和解码以及此后的诸如

超线程化技术中的同时多线程化)。

尽管在乱序执行的上下文中描述了寄存器重命名，但应当理解，可以在有序架构中使用寄存器重命名。尽管所图示的处理器的实施例还包括分开的指令和数据高速缓存单元3034/3074以及共享的L2高速缓存单元3076，但是替代实施例可以具有用于指令和数据两者的单个内部高速缓存，诸如例如，第一级(L1)内部高速缓存或多个级别的内部高速缓存。在一些实施例中，该系统可包括内部高速缓存和在核和/或处理器外部的外部高速缓存的组合。或者，所有高速缓存都可以在核和/或处理器的外部。

具体的示例性有序核架构

图31A-图31B图示更具体的示例性有序核架构的框图，该核将是芯片中的若干逻辑块(包括相同类型和/或不同类型的其他核)中的一个逻辑块。取决于应用，逻辑块通过高带宽互连网络(例如，环形网络)与一些固定的功能逻辑、存储器I/O接口和其他必要的I/O逻辑进行通信。

图31A是根据本公开的实施例的单个处理器核以及它至管芯上互连网络3102的连接及其第二级(L2)高速缓存的本地子集3104的框图。在一个实施例中，指令解码单元3100支持具有紧缩数据指令集扩展的x86指令集。L1高速缓存3106允许对进入标量和向量单元中的、对高速缓存存储器的低等待时间访问。尽管在一个实施例中(为了简化设计)，标量单元3108和向量单元3110使用分开的寄存器集合(分别为标量寄存器3112和向量寄存器3114)，并且在这些寄存器之间传输的数据被写入到存储器，并随后从第一级(L1)高速缓存3106读回，但是本公开的替代实施例可以使用不同的方法(例如，使用单个寄存器集合或包括允许数据在这两个寄存器堆之间传输而无需被写入和读回的通信路径)。

L2高速缓存的本地子集3104是全局L2高速缓存的一部分，该全局L2高速缓存被划分成多个分开的本地子集，每个处理器核一个本地子集。每个处理器核具有到其自身的L2高速缓存的本地子集3104的直接访问路径。由处理器核读取的数据被存储在其L2高速缓存子集3104中，并且可以与其他处理器核访问其自身的本地L2高速缓存子集并行地被快速访问。由处理器核写入的数据被存储在其自身的L2高速缓存子集3104中，并在必要的情况下从其他子集转储清除。环形网络确保共享数据的一致性。环形网络是双向的，以允许诸如处理器核、L2高速缓存和其他逻辑块之类的代理在芯片内彼此通信。每个环形数据路径为每个方向1012位宽。

图31B是根据本公开的实施例的图31A中的处理器核的一部分的展开图。图31B包括L1高速缓存3104的L1数据高速缓存3106A部分，以及关于向量单元3110和向量寄存器3114的更多细节。具体地，向量单元3110是16宽向量处理单元(VPU)(见16宽ALU 3128)，该单元执行整数、单精度浮点以及双精度浮点指令中的一个或多个。该VPU通过混合单元3120支持对寄存器输入的混合，通过数值转换单元3122A-B支持数值转换，并且通过复制单元3124支持对存储器输入的复制。写掩码寄存器3126允许掩蔽所得的向量写入。

图32是根据本公开的实施例的可具有多于一个的核、可具有集成存储器控制器、以及可具有集成图形器件的处理器3200的框图。图32中的实线框图示具有单个核3202A、系统代理3210、一个或多个总线控制器单元的集合3216的处理器3200，而虚线框的任选增加图示具有多个核3202A-N、系统代理单元3210中的一个或多个集成存储器控制器单元的集合3214以及专用逻辑3208的替代处理器3200。

因此，处理器3200的不同实现可包括：1)CPU，其中专用逻辑3208是集成图形和/或科学(吞吐量)逻辑(其可包括一个或多个核)，并且核3202A-N是一个或多个通用核(例如，通用有序核、通用乱序核、这两者的组合)；2)协处理器，其中核3202A-N是旨在主要用于图形和/或科学(吞吐量)的大量专用核；以及3)协处理器，其中核3202A-N是大量通用有序核。因此，处理器3200可以是通用处理器、协处理器或专用处理器，诸如例如，网络或通信处理器、压缩引擎、图形处理器、GPGPU(通用图形处理单元)、高吞吐量的集成众核(MIC)协处理器(包括30个或更多核)、嵌入式处理器，等等。该处理器可以被实现在一个或多个芯片上。处理器3200可以是一个或多个基板的一部分，和/或可使用多种工艺技术(诸如例如，BiCMOS、CMOS、或NMOS)中的任何技术被实现在一个或多个基板上。

存储器层次结构包括核内的一个或多个级别的高速缓存、一个或多个共享高速缓存单元的集合3206、以及耦合到集成存储器控制器单元的集合3214的外部存储器(未示出)。共享高速缓存单元的集合3206可包括一个或多个中间级别的高速缓存，诸如，第二级(L2)、第三级(L3)、第四级(L4)或其他级别的高速缓存、末级高速缓存(LLC)和/或以上各项的组合。虽然在一个实施例中，基于环的互连单元3212将集成图形逻辑3208、共享高速缓存单元的集合3206以及系统代理单元3210/(多个)集成存储器控制器单元3214互连，但是替代实施例可使用任何数量的公知技术来互连此类单元。在一个实施例中，在一个或多个高速缓存单元3206与核3202A-N之间维持一致性。

在一些实施例中，一个或多个核3202A-N能够实现多线程化。系统代理3210包括协调和操作核3202A-N的那些部件。系统代理单元3210可包括例如功率控制单元(PCU)和显示单元。PCU可以是对核3202A-N以及集成图形逻辑3208的功率状态进行调节所需的逻辑和部件，或可包括这些逻辑和部件。显示单元用于驱动一个或多个外部连接的显示器。

核3202A-N在架构指令集方面可以是同构的或异构的；即，核3202A-N中的两个或更多个核可能能够执行相同的指令集，而其他核可能能够执行该指令集的仅仅子集或不同的指令集。

示例性计算机架构

图33-36是示例性计算机架构的框图。本领域中已知的对膝上型设备、台式机、手持PC、个人数字助理、工程工作站、服务器、网络设备、网络集线器、交换机、嵌入式处理器、数字信号处理器(DSP)、图形设备、视频游戏设备、机顶盒、微控制器、蜂窝电话、便携式媒体播放器、手持设备以及各种其他电子设备的其他系统设计和配置也是合适的。一般地，能够包含如本文中所公开的处理器和/或其他执行逻辑的各种各样的系统或电子设备一般都是合适的。

现在参考图33，所示出的是根据本公开的本发明一个实施例的系统3300的框图。系统3300可以包括一个或多个处理器3310、3315，这些处理器耦合到控制器中枢3320。在一个实施例中，控制器中枢3320包括图形存储器控制器中枢(GMCH)3390和输入/输出中枢(IOH)3350(其可以在分开的芯片上)；GMCH 3390包括存储器和图形控制器，存储器3340和协处理器3345耦合到该存储器和图形控制器；IOH 3350将输入/输出(I/O)设备3360耦合到GMCH 3390。或者，存储器和图形控制器中的一个或这两者被集成在(如本文中所描述的)处理器内，存储器3340和协处理器3345直接耦合到处理器3310，并且控制器中枢3320与IOH3350处于单个芯片中。例如，存储器3340可以包括矩阵加速代码3340A，其存储代码，该代码当被执行时使处理器执行本公开的任何方法。

附加的处理器3315的任选性在图33中通过虚线来表示。每一处理器3310、3315可包括本文中描述的处理核中的一个或多个，并且可以是处理器3200的某一版本。

存储器3340可以是例如动态随机存取存储器(DRAM)、相变存储器(PCM)或这两者的组合。对于至少一个实施例，控制器中枢3320经由诸如前端总线(FSB)之类的多分支总线、诸如快速路径互连(QPI)之类的点对点接口、或者类似的连接3395来与(多个)处理器3310、3315进行通信。

在一个实施例中，协处理器3345是专用处理器，诸如例如，高吞吐量MIC处理器、网络或通信处理器、压缩引擎、图形处理器、GPGPU、嵌入式处理器，等等。在一个实施例中，控制器中枢3320可以包括集成图形加速器。

在物理资源3310、3315之间可以存在包括架构、微架构、热、功耗特性等一系列品质度量方面的各种差异。

在一个实施例中，处理器3310执行控制一般类型的数据处理操作的指令。嵌入在这些指令内的可以是协处理器指令。处理器3310将这些协处理器指令识别为具有应当由附连的协处理器3345执行的类型。因此，处理器3310在协处理器总线或者其他互连上将这些协处理器指令(或者表示协处理器指令的控制信号)发布到协处理器3345。(多个)协处理器3345接受并执行所接收的协处理器指令。

现在参见图34，所示出的是根据本公开的实施例的第一更具体的示例性系统3400的框图。如图34中所示，多处理器系统3400是点对点互连系统，并且包括经由点对点互连3450耦合的第一处理器3470和第二处理器3480。处理器3470和3480中的每一个都可以是处理器3200的某一版本。在本公开的一个实施例中，处理器3470和3480分别是处理器3310和3315，而协处理器3438是协处理器3345。在另一实施例中，处理器3470和3480分别是处理器3310和协处理器3345。

处理器3470和3480示出为分别包括集成存储器控制器(IMC)单元3472和3482。处理器3470还包括作为其总线控制器单元的一部分的点对点(P-P)接口3476和3478；类似地，第二处理器3480包括P-P接口3486和3488。处理器3470、3480可以经由使用点对点(P-P)接口电路3478、3488的P-P接口3450来交换信息。如图34中所示，IMC 3472和3482将处理器耦合到相应的存储器，即存储器3432和存储器3434，这些存储器可以是本地附连到相应处理器的主存储器的部分。

处理器3470、3480可各自经由使用点对点接口电路3476、3494、3486、3498的各个P-P接口3452、3454来与芯片组3490交换信息。芯片组3490可以任选地经由高性能接口3439来与协处理器3438交换信息。在一个实施例中，协处理器3438是专用处理器，诸如例如，高吞吐量MIC处理器、网络或通信处理器、压缩引擎、图形处理器、GPGPU、嵌入式处理器，等等。

共享高速缓存(未示出)可被包括在任一处理器中，或在这两个处理器的外部但经由P-P互连与这些处理器连接，使得如果处理器被置于低功率模式，则任一个或这两个处理器的本地高速缓存信息可被存储在共享高速缓存中。

芯片组3490可以经由接口3496耦合到第一总线3416。在一个实施例中，第一总线3416可以是外围部件互连(PCI)总线或诸如PCI快速总线或另一第三代I/O互连总线之类的总线，但是本公开的范围不限于此。

如图34中所示，各种I/O设备3414可连同总线桥3418一起耦合到第一总线3416，该总线桥3418将第一总线3416耦合到第二总线3420。在一个实施例中，诸如协处理器、高吞吐量MIC处理器、GPGPU、加速器(诸如例如，图形加速器或数字信号处理(DSP)单元)、现场可编程门阵列或任何其他处理器的一个或多个附加处理器3415耦合到第一总线3416。在一个实施例中，第二总线3420可以是低引脚数(LPC)总线。在一个实施例中，各种设备可耦合到第二总线3420，这些设备包括例如键盘和/或鼠标3422、通信设备3427以及存储单元3428，该存储单元3428诸如可包括指令/代码和数据3430的盘驱动器或者其他大容量存储设备。此外，音频I/O 3424可以被耦合到第二总线3420。注意，其他架构是可能的。例如，代替图34的点对点架构，系统可以实现多分支总线或其他此类架构。

现在参考图35，示出的是根据本公开的实施例的第二更具体的示例性系统3500的框图。图34和35中的类似元件使用类似的附图标记，并且从图35中省略了图34的某些方面以避免混淆图35的其他方面。

图35图示处理器3470、3480可分别包括集成存储器和I/O控制逻辑(“CL”)3472和3482。因此，CL 3472、3482包括集成存储器控制器单元，并包括I/O控制逻辑。图35图示不仅存储器3432、3434耦合到CL 3472、3482，而且I/O设备3514也耦合到控制逻辑3472、3482。传统I/O设备3515被耦合到芯片组3490。

现在参考图36，示出的是根据本公开的实施例的SoC 3600的框图。图32中的类似要素使用类似的附图标记。另外，虚线框是更先进的SoC上的任选的特征。在图36中，(多个)互连单元3602被耦合到：应用处理器3610，其包括一个或多个核的集合3202A-N以及(多个)共享高速缓存单元3206；系统代理单元3210；(多个)总线控制器单元3216；(多个)集成存储器控制器单元3214；一个或多个协处理器的集合3620，其可包括集成图形逻辑、图像处理器、音频处理器和视频处理器；静态随机存取存储器(SRAM)单元3630；直接存储器访问(DMA)单元3632；以及用于耦合到一个或多个外部显示器的显示单元3640。在一个实施例中，(多个)协处理器3620包括专用处理器，诸如例如，网络或通信处理器、压缩引擎、GPGPU、高吞吐量MIC处理器、或嵌入式处理器，等等。

本文公开的(例如，机制的)各实施例可以被实现在硬件、软件、固件或此类实现方式的组合中。本公开的实施例可实现为在可编程系统上执行的计算机程序或程序代码，该可编程系统包括至少一个处理器、存储系统(包括易失性和非易失性存储器和/或存储元件)、至少一个输入设备以及至少一个输出设备。

可将程序代码(诸如，图34中图示的代码3430)应用于输入指令，以执行本文中描述的功能并生成输出信息。可以按已知方式将输出信息应用于一个或多个输出设备。为了本申请的目的，处理系统包括具有处理器的任何系统，该处理器诸如例如，数字信号处理器(DSP)、微控制器、专用集成电路(ASIC)或微处理器。

程序代码可以用高级的面向过程的编程语言或面向对象的编程语言来实现，以便与处理系统通信。如果需要，也可用汇编语言或机器语言来实现程序代码。事实上，本文中描述的机制不限于任何特定的编程语言的范围。在任何情况下，该语言可以是编译语言或解释语言。

至少一个实施例的一个或多个方面可以由存储在机器可读介质上的表示性指令来实现，该指令表示处理器中的各种逻辑，该指令在被机器读取时使得该机器制造用于执行本文中所述的技术的逻辑。被称为“IP核”的此类表示可以被存储在有形的机器可读介质上，并可被供应给各个客户或生产设施以加载到实际制造该逻辑或处理器的制造机器中。

此类机器可读存储介质可以包括但不限于通过机器或设备制造或形成的制品的非暂态、有形布置，其包括存储介质，诸如硬盘；任何其他类型的盘，包括软盘、光盘、紧致盘只读存储器(CD-ROM)、可重写紧致盘(CD-RW)以及磁光盘；半导体器件，诸如，只读存储器(ROM)、诸如动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)的随机存取存储器(RAM)、可擦除可编程只读存储器(EPROM)、闪存、电可擦除可编程只读存储器(EEPROM)；相变存储器(PCM)；磁卡或光卡；或适于存储电子指令的任何其他类型的介质。

因此，本公开的实施例还包括非暂态的有形机器可读介质，该介质包含指令或包含设计数据，诸如硬件描述语言(HDL)，它定义本文中描述的结构、电路、装置、处理器和/或系统特征。这些实施例也被称为程序产品。

仿真(包括二进制变换、代码变形等)

在一些情况下，指令转换器可用于将指令从源指令集转换至目标指令集。例如，指令转换器可以将指令变换(例如，使用静态二进制变换、包括动态编译的动态二进制变换)、变形、仿真或以其他方式转换成要由核处理的一条或多条其他指令。指令转换器可以用软件、硬件、固件、或其组合来实现。指令转换器可以在处理器上、在处理器外、或者部分在处理器上且部分在处理器外。

图37是根据本公开的实施例的对照使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图。在所图示的实施例中，指令转换器是软件指令转换器，但替代地，该指令转换器可以用软件、固件、硬件或其各种组合来实现。图37示出可使用x86编译器3704来编译高级语言3702形式的程序，以生成可由具有至少一个x86指令集核的处理器3716原生执行的x86二进制代码3706。具有至少一个x86指令集核的处理器3716表示通过兼容地执行或以其他方式处理以下各项来执行与具有至少一个x86指令集核的

处理器基本相同的功能的任何处理器：1)

x86指令集核的指令集的实质部分，或2)目标为在具有至少一个x86指令集核的

处理器上运行以便取得与具有至少一个x86指令集核的

处理器基本相同的结果的应用或其他软件的目标代码版本。x86编译器3704表示可操作用于生成x86二进制代码3706(例如，目标代码)的编译器，该二进制代码可通过或不通过附加的链接处理在具有至少一个x86指令集核的处理器3716上执行。类似地，图37示出可以使用替代的指令集编译器3708来编译高级语言3702形式的程序，以生成可以由不具有至少一个x86指令集核的处理器3714(例如，具有执行加利福尼亚州桑尼维尔市的MIPS技术公司的MIPS指令集、和/或执行加利福尼亚州桑尼维尔市的ARM控股公司的ARM指令集的核的处理器)原生执行的替代的指令集二进制代码3710。指令转换器3712用于将x86二进制代码3706转换成可以由不具有x86指令集核的处理器3714原生执行的代码。该转换后的代码不大可能与替代的指令集二进制代码3710相同，因为能够这样做的指令转换器难以制造；然而，转换后的代码将完成一般操作，并且由来自替代指令集的指令构成。因此，指令转换器3712通过仿真、模拟或任何其他过程来表示允许不具有x86指令集处理器或核的处理器或其他电子设备执行x86二进制代码3706的软件、固件、硬件或其组合。

Claims (24)

1.一种装置，包括：

矩阵操作加速器电路，包括融合乘法累加电路的二维网格；

第一多个寄存器，表示至少一个第一输入二维矩阵，所述第一多个寄存器耦合至所述矩阵操作加速器电路；

第二多个寄存器，表示至少一个第二输入二维矩阵，所述第二多个寄存器耦合至所述矩阵操作加速器电路；

核的解码器，所述核耦合至所述矩阵操作加速器电路，所述解码器用于将单条指令解码为经解码的单条指令，所述单条指令包括标识结果存储的字段；以及

所述核的执行电路，用于执行所述经解码的单条指令以：

将所述矩阵操作加速器电路从第一模式切换至第二模式，在所述第一模式下，所述二维网格的融合乘法累加电路的第一适当子集中的每一个融合乘法累加电路的相应输出被向下游传输至所述二维网格的融合乘法累加电路的第二适当子集中的每一个融合乘法累加电路的相应输入以形成来自所述至少一个第一输入二维矩阵和所述至少一个第二输入二维矩阵的输出值，并且将所述输出值存储在所述结果存储中，在所述第二模式下，所述二维网格的融合乘法累加电路的所述第一适当子集中的每一个融合乘法累加电路的所述相应输出形成来自所述至少一个第一输入二维矩阵和所述至少一个第二输入二维矩阵的第一子集的第一输出值，并且将所述第一输出值存储在所述结果存储中，并且所述二维网格的融合乘法累加电路的所述第二适当子集中的每一个融合乘法累加电路的相应输出形成来自所述至少一个第一输入二维矩阵和所述至少一个第二输入二维矩阵的第二子集的第二输出值，并且将所述第二输出值存储在所述结果存储中。

2.如权利要求1所述的装置，其中，所述单条指令包括第二字段，当所述第二字段为第一值时，所述第二字段用于指示所述矩阵操作加速器电路用于在所述第一模式下执行，并且当所述第二字段为第二值时，所述第二字段用于指示所述矩阵操作加速器电路用于在所述第二模式下执行。

3.如权利要求2所述的装置，其中，所述第二字段是所述单条指令的立即数。

4.如权利要求1所述的装置，其中，所述结果存储是表示由所述经解码的单条指令的执行形成的至少一个输出二维矩阵的第三多个寄存器。

5.如权利要求4所述的装置，其中，所述经解码的单条指令的所述执行用于：

在所述第一模式下，将来自表示最初存储在所述第三多个寄存器中的至少一个第三输入二维矩阵的所述第三多个寄存器的值加到所述输出值以形成经更新的输出值，并且将所述经更新的输出值而不是所述输出值存储到所述结果存储中，以及

在所述第二模式下，将来自最初存储在所述第三多个寄存器中的所述至少一个第三输入二维矩阵的值加到所述第一输出值和所述第二输出值以形成经更新的第一输出值和经更新的第二输出值，并且将所述经更新的第一输出值和所述经更新的第二输出值而不是所述第一输出值和所述第二输出值存储到所述结果存储中。

6.如权利要求1所述的装置，其中，所述经解码的单条指令的所述执行用于：

在所述第一模式下，将来自最初存储在第三多个寄存器中的至少一个第三输入二维矩阵的值加到所述输出值以形成经更新的输出值，并且将所述经更新的输出值而不是所述输出值存储到所述结果存储中，以及

在所述第二模式下，将来自最初存储在所述第三多个寄存器中的所述至少一个第三输入二维矩阵的值加到所述第一输出值和所述第二输出值以形成经更新的第一输出值和经更新的第二输出值，并且将所述经更新的第一输出值和所述经更新的第二输出值而不是所述第一输出值和所述第二输出值存储到所述结果存储中。

7.如权利要求1所述的装置，其中，所述结果存储是表示由所述经解码的单条指令的执行形成的多个输出二维矩阵的第三多个寄存器。

8.如权利要求1-7中任一项所述的装置，其中，融合乘法累加电路的所述第一适当子集是融合乘法累加电路的所述二维网格的行或列中的一者，并且融合乘法累加电路的所述第二适当子集是融合乘法累加电路的所述二维网格的所述行或所述列中的另一者。

9.一种方法，包括：

利用处理器核的解码器将单条指令解码为经解码的单条指令，其中所述处理器核耦合至包括融合乘法累加电路的二维网格的矩阵操作加速器电路，所述矩阵操作加速器电路耦合至第一多个寄存器和第二多个寄存器，所述第一多个寄存器表示至少一个第一输入二维矩阵，所述第二多个寄存器表示至少一个第二输入二维矩阵，并且所述单条指令包括标识结果存储的字段；以及

利用所述处理器核的执行电路执行所述经解码的单条指令，以：

将所述矩阵操作加速器电路从第一模式切换至第二模式，在所述第一模式下，所述二维网格的融合乘法累加电路的第一适当子集中的每一个融合乘法累加电路的相应输出被向下游传输至所述二维网格的融合乘法累加电路的第二适当子集中的每一个融合乘法累加电路的相应输入以形成来自所述至少一个第一输入二维矩阵和所述至少一个第二输入二维矩阵的输出值，并且将所述输出值存储在所述结果存储中，在所述第二模式下，所述二维网格的融合乘法累加电路的所述第一适当子集中的每一个融合乘法累加电路的所述相应输出形成来自所述至少一个第一输入二维矩阵和所述至少一个第二输入二维矩阵的第一子集的第一输出值，并且将所述第一输出值存储在所述结果存储中，并且所述二维网格的融合乘法累加电路的所述第二适当子集中的每一个融合乘法累加电路的相应输出形成来自所述至少一个第一输入二维矩阵和所述至少一个第二输入二维矩阵的第二子集的第二输出值，并且将所述第二输出值存储在所述结果存储中。

10.如权利要求9所述的方法，其中，所述单条指令包括第二字段，当所述第二字段为第一值时，所述第二字段指示所述矩阵操作加速器电路用于在所述第一模式下执行，并且当所述第二字段为第二值时，所述第二字段指示所述矩阵操作加速器电路用于在所述第二模式下执行。

11.如权利要求10所述的方法，其中，所述第二字段是所述单条指令的立即数。

12.如权利要求9所述的方法，其中，所述结果存储是表示由所述经解码的单条指令的执行形成的至少一个输出二维矩阵的第三多个寄存器。

13.如权利要求12所述的方法，其中，所述执行所述经解码的单条指令用于：

在所述第一模式下，将来自表示最初存储在所述第三多个寄存器中的至少一个第三输入二维矩阵的所述第三多个寄存器的值加到所述输出值以形成经更新的输出值，并且将所述经更新的输出值而不是所述输出值存储到所述结果存储中，以及

在所述第二模式下，将来自最初存储在所述第三多个寄存器中的所述至少一个第三输入二维矩阵的值加到所述第一输出值和所述第二输出值以形成经更新的第一输出值和经更新的第二输出值，并且将所述经更新的第一输出值和所述经更新的第二输出值而不是所述第一输出值和所述第二输出值存储到所述结果存储中。

14.如权利要求9所述的方法，其中，所述执行所述经解码的单条指令用于：

在所述第一模式下，将来自最初存储在第三多个寄存器中的至少一个第三输入二维矩阵的值加到所述输出值以形成经更新的输出值，并且将所述经更新的输出值而不是所述输出值存储到所述结果存储中，以及

在所述第二模式下，将来自最初存储在所述第三多个寄存器中的所述至少一个第三输入二维矩阵的值加到所述第一输出值和所述第二输出值以形成经更新的第一输出值和经更新的第二输出值，并且将所述经更新的第一输出值和所述经更新的第二输出值而不是所述第一输出值和所述第二输出值存储到所述结果存储中。

15.如权利要求9所述的方法，其中，所述结果存储是表示由所述经解码的单条指令的执行形成的多个输出二维矩阵的第三多个寄存器。

16.如权利要求9-15中任一项所述的方法，其中，融合乘法累加电路的所述第一适当子集是融合乘法累加电路的所述二维网格的行或列中的一者，并且融合乘法累加电路的所述第二适当子集是融合乘法累加电路的所述二维网格的所述行或所述列中的另一者。

17.一种存储代码的非暂态机器可读介质，所述代码当由机器执行时使所述机器执行方法，所述方法包括：

利用处理器核的解码器将单条指令解码为经解码的单条指令，其中所述处理器核耦合至包括融合乘法累加电路的二维网格的矩阵操作加速器电路，所述矩阵操作加速器电路耦合至第一多个寄存器和第二多个寄存器，所述第一多个寄存器表示至少一个第一输入二维矩阵，所述第二多个寄存器表示至少一个第二输入二维矩阵，并且所述单条指令包括标识结果存储的字段；以及

利用所述处理器核的执行电路执行所述经解码的单条指令，以：

将所述矩阵操作加速器电路从第一模式切换至第二模式，在所述第一模式下，所述二维网格的融合乘法累加电路的第一适当子集中的每一个融合乘法累加电路的相应输出被向下游传输至所述二维网格的融合乘法累加电路的第二适当子集中的每一个融合乘法累加电路的相应输入以形成来自所述至少一个第一输入二维矩阵和所述至少一个第二输入二维矩阵的输出值，并且将所述输出值存储在所述结果存储中，在所述第二模式下，所述二维网格的融合乘法累加电路的所述第一适当子集中的每一个融合乘法累加电路的所述相应输出形成来自所述至少一个第一输入二维矩阵和所述至少一个第二输入二维矩阵的第一子集的第一输出值，并且将所述第一输出值存储在所述结果存储中，并且所述二维网格的融合乘法累加电路的所述第二适当子集中的每一个融合乘法累加电路的相应输出形成来自所述至少一个第一输入二维矩阵和所述至少一个第二输入二维矩阵的第二子集的第二输出值，并且将所述第二输出值存储在所述结果存储中。

18.如权利要求17所述的非暂态机器可读介质，其中，所述单条指令包括第二字段，当所述第二字段为第一值时，所述第二字段指示所述矩阵操作加速器电路用于在所述第一模式下执行，并且当所述第二字段为第二值时，所述第二字段指示所述矩阵操作加速器电路用于在所述第二模式下执行。

19.如权利要求18所述的非暂态机器可读介质，其中，所述第二字段是所述单条指令的立即数。

20.如权利要求17所述的非暂态机器可读介质，其中，所述结果存储是表示由所述经解码的单条指令的执行形成的至少一个输出二维矩阵的第三多个寄存器。

21.如权利要求20所述的非暂态机器可读介质，其中，所述执行所述经解码的单条指令用于：

在所述第一模式下，将来自表示最初存储在所述第三多个寄存器中的至少一个第三输入二维矩阵的所述第三多个寄存器的值加到所述输出值以形成经更新的输出值，并且将所述经更新的输出值而不是所述输出值存储到所述结果存储中，以及

在所述第二模式下，将来自最初存储在所述第三多个寄存器中的所述至少一个第三输入二维矩阵的值加到所述第一输出值和所述第二输出值以形成经更新的第一输出值和经更新的第二输出值，并且将所述经更新的第一输出值和所述经更新的第二输出值而不是所述第一输出值和所述第二输出值存储到所述结果存储中。

22.如权利要求17所述的非暂态机器可读介质，其中，所述执行所述经解码的单条指令用于：

在所述第一模式下，将来自最初存储在第三多个寄存器中的至少一个第三输入二维矩阵的值加到所述输出值以形成经更新的输出值，并且将所述经更新的输出值而不是所述输出值存储到所述结果存储中，以及

在所述第二模式下，将来自最初存储在所述第三多个寄存器中的所述至少一个第三输入二维矩阵的值加到所述第一输出值和所述第二输出值以形成经更新的第一输出值和经更新的第二输出值，并且将所述经更新的第一输出值和所述经更新的第二输出值而不是所述第一输出值和所述第二输出值存储到所述结果存储中。

23.如权利要求17所述的非暂态机器可读介质，其中，所述结果存储是表示由所述经解码的单条指令的执行形成的多个输出二维矩阵的第三多个寄存器。

24.如权利要求17-23中任一项所述的非暂态机器可读介质，其中，融合乘法累加电路的所述第一适当子集是融合乘法累加电路的所述二维网格的行或列中的一者，并且融合乘法累加电路的所述第二适当子集是融合乘法累加电路的所述二维网格的所述行或所述列中的另一者。

Images