CN1252907A - 可变与行程编码数据的接收 - Google Patents

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CN 98804416
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H·佩恩
J·迪安
M·巴克穆特斯基
R·沈
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Koninklijke Philips NV
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    • H03—ELECTRONIC CIRCUITRY
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    • H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
    • H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
    • H03M7/46—Conversion to or from run-length codes, i.e. by representing the number of consecutive digits, or groups of digits, of the same kind by a code word and a digit indicative of that kind

Abstract

在接收机中,可变长度解码器(VLD)从诸如MPEG编码数据等可变与行程编码数据(ED)中导出行程值对(RVP)。行程值对(RVP)包括系数值(CV)及行程长度(RL)。行程长度(RL)指示在该系数值(CV)前面的零系数(O)的个数(N),N为整数。处理电路(PRC)处理行程值对(RVP)得出解码的数据流(DD)。处理电路(PRC)包括时钟电路(CLC)及控制电路(CON)。时钟电路(CLC)生成与解码的数据流(DD)同步的时钟周期(CC)。随着具有不等于零的行程长度(RL)的各行程值对(RVP),控制电路(CON)停止可变长度解码器(VLD)(N)个时钟周期(CC)。时钟周期数(N)与行程长度(RL)所指示的零系数的数量(N)成正比。在这一接收机中,处理电路(PRC)需要相对小的缓冲存储器,从而允许成本高效的实现。

Description

可变与行程编码数据的接收
本发明涉及可变与行程编码数据的接收。可变与行程编码数据可以是诸如按照活动图象专家组(MPEG)标准编码的视频信息。
文件ISO/IEC 13818-2描述MPEG-2编码视频的解码步骤。这些步骤包含可变长度编码、行程解码、逆折线扫描、逆量化及逆离散余弦变换。该可变长度解码通常是所执行的第一解码步骤。它从MPEG-2编码视频中导出一系列行程值对。行程值对包括一个系数值及一个指示该系数值前面的零系数的数目的行程长度。在行程解码中，将行程长度与某些控制信号一起用来确定系统值在8×8的系数块中的正确位置。在进行逆离散余弦变换之前对8×8系数块进行逆折线扫描与逆量化。这样变换的8×8系数块被进一步处理以得到包括要显示的画面的象素值的解码的数据流。
本发明的目的为提供允许成本高效的实现的可变与行程编码数据的接收。
本发明考虑了下述各方面。如果可变长度解码器以正规方式解码可变与行程编码数据，该可变长度解码器将提供不规则形式的行程值时。原因在于，在可变与行程编码数据中，行程值对是用各自的代码表示的，它们在位数上没有固定的大小。此外，行程值对提供给解码的数据流的位数也是不固定的。从而，如果解码的数据流要有恒定的位速率，则必需一或多个缓冲存储器来吸收各种类型的数据之间存在的不同步性。
按照本发明，生成与解码的数据流同步的时钟周期，各行程值对具有不等于零的行程长度，将可变长度解码器停止若干时钟周期，时钟周期的数目与行程长度所指示的零系数的数目成正比。结果，使行程值对有效地与解码的数据流同步。结果，能以正规方式处理行程值对以得出解码的数据流。从而，可变长度解码后面的处理步骤只需相对小的缓冲存储器量，或甚至完全不需要缓冲存储器。结果，本发明允许成本效率高的实现。
从下面描述的图中本发明的这些与其它方面以及可选用来有利于实现本发明的附加特征将是显而易见的。
附图中：
图1示出本发明的基本特征；
图2示出可选用来有利于实现本发明的附加特征；
图3示出按照本发明的接收机的实例。
首先，对参照符号的使用加以说明。在所有的图中用相同的字母代码指示相同的实体。各种相同的实体可在单一的图中示出。在这一情况中，在字母代码上加上数字以示相同实体的互相区别。如果多个相同实体为运行参数，该数字在括号中。在描述与权利要求中，适当时可省略参照符号中的任何数字。
图1示出本发明的基本特征。可变长度解码器VLD从可变与行程编码数据ED中导出行程值对RVP。行程值对RVP包括系数值CV及行程长度RL。行程长度RL指示在系数值CV前面的零系数0的数目N，N为整数。处理电路PRC处理行程值对RVP以得出解码的数据流DD。处理电路PRC包括时钟电路CLC及控制电路CON。时钟电路CLC生成与解码的数据流DD同步的时钟周期CC。由于各行程值对RVP具有不等于零的行程长度RL，控制电路CON将可变长度解码器VLD停止N个时钟周期：PAUSE＝N*CC。时钟周期数N与行程长度RL所指示的零系数的数目N成正比。
图2示出可选用来有利于实现本发明的附加特征。处理电路PRC包括具有第一与第二输入端I1、I2的选择器SEL。第一输入端T1接收来自可变长度解码器VLD的各系数值CV。第二输入端I2接收零系数值0。当可变长度解码器VLD停止时，将选择器SEL切换到第二输入端I2：PAUSE-＞SEL＝IZ。
如果应用图2的特征，选择器SEL将提供包括系数值及在这些系数值之间的用行程长度指示的个数的零系数的数据流。从而如果应用图2特征，不必用这一目的的存储器便能达到行程解码。从而，图2特征对成本高效的实现作出贡献。
图3示出按照本发明的MPEG编码数据的接收机的实例。图3接收机包含此前参照图1与2描述的特征。此外，图3接收机包含临时存储接收的MPEG编码数据的输入存储器INP。应指出MPEG-2标准规定必须具有一定最小大小的这种输入存储器。图3接收机的控制电路CON包括计数器CNT。图3接收机的处理电路PRC包含逆量化器IQ、量化矩阵QMX、块存储器BLM、地址发生器ADG及逆离散余弦变换器IDCT。未示出诸如运动补偿器等解码MPEG编码数据所需要的其它处理元件。这一方面，参见文件ISO/IEC 13818-2，其中详细描述这些处理元件。
图3接收机操作如下。可变长度解码器VLD解码包含在MPEG编码数据ED中的可变长度码字，以便得出行程值对RVP。将行程值对RVP的行程长度RL加载进计数器CNT。行程长度RL等于在行程值对的系数值CV前面的零系数个数N。从行程长度RL开始，计数器CNT为它从时钟发生器CLC接收的每一个时钟周期CC向下计数一个单位。在向下计数期间，计数器CNT提供产生两种效果的控制信号PAUSE。首先，停止可变长度解码器VLD以免它提供新系数值给选择器SEL。第二，切换选择器SEL在向下计数期间的各时钟周期上实际上提供零系数。向下计数继续到计数器CNT的内容为零为止。当计数器的内容减小到零时，切换选择器SEL以提供属于其行程长度已向下计数的行程值对的系数值CV。在下一时钟周期中，用下一行程值对的行程长度加载计数器CNT并重复上述处理。从而，通过高效地填充零到处理流水线中而达到行程解码。
将选择器SEL提供的行程解码后的数据LD传递通过逆量化器IQ，然后以同步方式将其存储在块存储器BLM中。这便是，每一个时钟周期CC将一个新的逆量化系数提供给块存储器BLM。地址发生器ADG每一个时钟周期CC提供一个新地址。地址发生器ADG提供的地址遵照一定的循环模式以便实现逆折线扫描。这些地址还用来从逆量化矩阵QMX中读出逆量化系数。逆量化器IQ将行程解码的数据LD中的非零系数乘以从逆量化矩阵QMX中读出的逆量化系数。逆量化器IQ简单的将行程解码的数据LD中的非零系数传递给块存储器BLM。
因此，概括地说，在图3接收机中，利用包含在各行程值对RVP中的行程长度RL来停止可变长度解码器VLD使它能与处理电路PRC中的顺序系数处理同步。因此，可变长度解码器VLD与逆量化器IQ之间的缓冲存储器是不需要的。这一方面，应指出大多数现实的逆离散余弦变换器内在地包含块存储器。从而，应将块存储器BLM实际上认为是逆离散余弦变换器TDCT的一部分。
此前的图及它们的描述示例而不是限制本发明。显而易见，存在着许多落入所附权利要求中的范围内的替代品。这一方面，作出下面的结束注记。
存在着许多将功能或功能元件物理地分布到各种单元上的方式。这一方面，附图是极度示意性的，各仅表示本发明的一种可能的实施例。例如，虽然图3将各种逻辑上独立的功能示出为不同的框，这些功能可以作为单一的物理设备实现。

Claims (4)

1.一种用于接收可变与行程编码数据(ED)的接收机，包括：
用于从可变与行程编码数据(ED)中导出行程值对(RVP)的可变长度解码器(VLD)，行程值对(RVP)包括系数值(CV)及指示在该系数值(CV)前面的零系数(0)的数目(N)的行程长度(RL)；以及
用于处理行程值对(RVP)以获得解码的数据流(DD)的处理电路(PRC)，其中该处理电路(PRC)包括：
用于生成与解码的数据流(DD)同步的时钟周期(CC)的时钟电路(CLC)；及
用于随着具有不等于零的行程长度(RL)的各行程值对(RVP)，将可变长度解码器(VLD)停止(N)个时钟周期的控制电路(CON)，时钟周期数(N)与行程长度(RL)所指示的零系数的数量(N)成正比。
2.根据权利要求1中所要求的接收机，其中该处理电路(PRC)包括具有用于接收来自可变长度解码器(VLD)的各系数值(CV)的第一输入端(I1)及用于接收零系数值(0)的第二输入端(I2)的选择器(SEL)，控制电路配置成在停止可变长度解码器(VLD)时提供控制信号(PAUSE)将选择器(SEL)切换到第二输入端(I2)。
3.一种接收可变与行程编码数据(ED)的方法，包括下述步骤：
执行可变长度解码(VLD)从可变与行程编码数据(ED)中导出行程值对(RVP)，行程值对(RVP)包括系数值(CV)及指示在该系数值(CV)前面的零系数(0)的个数(N)的行程长度(RL)；
处理(PRC)行程值对(RVP)以得出解码的数据流(DD)；
生成与解码的数据流(DD)同步的时钟周期(CC)；以及
随着具有不等于零的行程长度(RL)的各行程值对(RVP)，将可变长度解码器(VLD)停止(N)个时钟周期，时钟周期数(N)等于行程长度(RL)所指示的零系数(0)的个数(N)。
4.根据权利要求4中所要求的方法，其中行程值对(RVP)的处理包括下述步骤：
将从可变长度解码(VLD)得出的各系数值(CV)提供给选择器(SEL)的第一输入端(I1)；
将零系数值(0)提供给选择器(SEL)的第二输入端(I2)；以及
当停止可变长度解码器(VLD)时将选择器(SEL)切换到第二输入端(T2)。
CN 98804416 1997-12-30 1998-12-14 可变与行程编码数据的接收 Pending CN1252907A (zh)

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