CN1248049C - 一种掩膜制造方法 - Google Patents

Abstract

本发明公开了一种用电子束曝光的掩膜版制造方法，用来减小传统的用电子束曝光的掩膜版制造方法过程中的充电效应给掩膜版套准标记带来的误差。该方法包括如下步骤：提供一个接地的掩膜版基底；在所述基底上涂覆抗蚀剂；用电子束曝光所述基底上的多个套准标记图案和电路管芯图案；用电子束曝光所述基底上除上述图案之外的其他图案；去除被电子束曝光的抗蚀剂；腐蚀未被抗蚀剂覆盖的基底部分，在基底上形成掩膜图案；去除基底上剩余的抗蚀剂。

Description

一种掩膜制造方法

技术领域

本发明一般地涉及一种掩膜制造方法，更具体地涉及一种用电子束进行曝光的掩膜制造方法。

背景技术

用于IC制造的掩膜版通常为缩小数倍的掩膜版。电子束图形曝光主要用于掩膜版的制作。掩膜版制造的第一步是由电路设计者用计算机辅助设计(CAD)系统把电路图完整地描绘出来。然后，将CAD得到的数据信息传送到电子束图像曝光的图形产生器。此后，再把图案转移到涂覆有对电子束敏感的材料的掩膜版上。掩膜版一般是由融凝的硅土基底上覆盖一层铬膜组成。电路图案首先转移到电子敏感层，进而转移到其下的铬膜层，掩膜版的制作便完成了。

一组完整的IC工艺流程一般包含多达15到20个不同的掩膜版。每个掩膜版上的图形代表一层IC设计，例如隔离区为一层、栅极区为一层等。为了使不同流程所使用的掩膜版所产生的图案能够对齐，需要利用掩膜版上制作的对齐标记。而为了保证各层掩膜版上制作的电路图案本身是对齐的，也就是说与原始的电路设计产生的图案对应，还需要在各层掩膜版上制作套准标记，利用该标记保证出厂的掩膜版自身是对齐的，其套准误差符合设计的要求。

在利用电子束曝光制作掩膜版的过程中，需要在抗蚀剂表面上进行电子束扫描，在此过程中，由于电子束聚焦装置充电、外部电场中的波动、掩膜版基底的充电(抗蚀剂充电)效应等作用，电子束曝光的位置可能发生偏移，导致产生的图案具有误差。如果用于对齐各层掩膜版的套准标记的位置也发生偏移，则必然导致掩膜版图案的对齐出现比较大的误差。由于套准标记一般被设计位于电路图案的周围，因而其中的一部分比较接近掩膜版外围的对齐用图案。

由于电子束的扫描特性，在曝光外围的对齐用图案时，会有比较明显的充电效应，在掩膜版表面上聚集的电荷不能很快释放，所以在曝光套准标记时，积累的电荷和曝光电子束中的高能电子发生相互作用，会导致套准标记出现比较大的误差，影响掩膜版的质量。如果产生对齐图案所要曝光的面积比较大，例如使用负性抗蚀剂时，则充电效应对套准误差的影响更是不可忽略。

发明内容

考虑到上述问题，本发明的目的是提供能减小因电子束扫描过程中，掩膜版基底的充电效应导致的套准误差的掩膜版制作方法。该方法包括如下步骤：

提供一个接地的掩膜版基底；在所述基底上涂覆抗蚀剂；用电子束曝光所述基底上的多个套准标记图案和电路管芯图案；用电子束曝光要在掩膜上制作的除上述图案之外的其他图案；去除被电子束曝光的抗蚀剂；腐蚀未被抗蚀剂覆盖的基底部分，在基底上形成掩膜图案；去除基底上剩余的抗蚀剂。

在使用上述方法制作掩膜版的过程中，可以在涂覆抗蚀剂后对其进行烘烤处理，可以增加抗蚀剂和掩膜版基底的粘结性能。

在使用上述方法制作掩膜版的过程中，可以在去除被电子束曝光的抗蚀剂之后，对抗蚀剂图案进行烘烤，提高其和掩膜版基底的粘附性。

以在使用上述方法制作掩膜版的过程中，所用的掩膜版基底的衬底可以是融凝硅土，其上覆盖铬膜。这是因为融凝硅土的热膨胀系数比较小，对短波长的光的透射率较高，同时其机械强度也较高。掩膜版的尺寸由使用制成的掩膜的曝光机中的透镜透光区的尺寸和4∶1或5∶1的成像比例等参数确定。掩膜版具有一定的厚度，从而避免基底扭曲而造成图案的误差。

在该掩膜版制作方法中所用的抗蚀剂是对电子束敏感的聚合物。使用电子束曝光制作掩膜版要使用电子束抗蚀剂。电子束抗蚀剂是一种聚合物，其性质和一般的光学用抗蚀剂类似，也分为正性抗蚀剂和负性抗蚀剂。对于正性抗蚀剂而言，构成抗蚀剂的聚合物和电子之间的相互作用造成化学键的破坏，从而形成较短的分子结构，导致电子束照射区域的抗蚀剂分子量变小，在接下来的显影过程中因显影液侵入而溶解。常用的正性抗蚀剂有PMMA(聚甲基丙烯酸脂)和PBS。正性电子束抗蚀剂的分辨率可达0.1um或更小。对负性抗蚀剂而言，电子束照射使聚合物交联在一起，导致在电子束照射区产生复杂的三维结构，此聚合物的分子量比非照射区大。这样，非照射区的抗蚀剂能够溶解于显影液中，而显影液却不能侵蚀经过电子束照射形成的高分子量抗蚀剂。COP是一种常用的负性抗蚀剂。

在该掩膜版制作方法中，电子束在掩膜版表面上进行向量式扫描。聚焦电子束的扫描方式主要分成两种形式：顺序扫描和向量扫描。在顺序扫描系统中，抗蚀剂图案是利用电子束规则地垂直移动来描绘出的，在扫描过程中，电子束顺序扫描掩膜版上的任何可能区域，而在不需要曝光的区域则适时地关闭。而向量扫描方式中，电子束只被引导到需要的图案处，电子束从一个图案跳跃到另外一个图案处时不需要顺序地扫描整个芯片面积。向量扫描方式可以大大节省曝光时间。

在该掩膜版制作方法中，要在芯片图案和套准图案周围，即掩膜版外围部分制作对齐用图案，它们用于在把掩膜版上的图案转移到晶片上时对齐各层掩膜的图案。

在该掩膜版制作方法中，多个套准标记分布在所述电路管芯图案周围。

在该掩膜版制作方法中，对齐图案是根据ASML公司的规范设计的预对齐图案。例如，如果要把制成的掩膜版用于荷兰ASML公司生产的曝光台，则应该根据该公司的曝光台的使用要求，在掩膜版上制作其使用的预对齐图案。图案的形状、大小和在掩膜版上的位置，应该完全符合ASML公司所提供的规范要求。

相对于传统技术，利用本发明取得了很多益处。使用本发明，可以降低掩膜版的套准误差。在某些实施例中，可以把套准误差减小一半以上，有助于减小掩膜制作过程中的总误差，因而有利于提高掩膜版生产的产率。

下面将参考附图，结合实施例，对本发明进行详细描述，使得本发明的目的、特征和有益效果更加明显。

附图说明

图1是根据本发明的一个实施例的掩膜版制作方法的流程图。

图2是说明套准标记在掩膜版上的分布位置和充电效应的起因的示意图。

图3示出包含预对齐标记和套准标记的掩膜版的一部分。

图4示出使用负性抗蚀剂时制作的对齐标记。

图5A是传统的掩膜版制作方法制作的套准标记从预定位置偏离的情况。

图5B是使用本发明的方法制作的掩膜版上的套准标记从预定位置偏离的情况。

具体实施方式

在下面对本发明的详细描述中阐述了很多具体细节，以便于充分理解本发明。但是，没有这些具体细节也可以实施本发明，对于本领域的技术人员来说是很明显的。对公知的方法、过程等没有进行详细的描述，以避免喧宾夺主、淡化了本发明的主要内容。

首先，结合附图1到附图4对本发明的一个实施例进行说明。附图1是根据本发明的一个实施例的掩膜版制作方法的流程图。制作过程从步骤100开始。在步骤102，提供一个用于制作掩膜的基底。在一个优选实施例中，基底以融凝硅土作为衬底，其上覆盖一层铬膜。图2示出了掩膜版基底的左上部分。在用电子束曝光制作掩膜版的过程中，该基底应该接地。在图2中可以看到，并非整个融凝硅土衬底上都覆盖了铬膜，基底的左上角并没有使用铬膜进行覆盖。

然后，在步骤104，在所提供的掩膜版基底上涂覆电子束曝光用的抗蚀剂。一般采用旋转法将抗蚀剂涂覆到掩膜版基底上。其原理是利用转动时产生的离心力，将滴在基底上的抗蚀剂甩开，在抗蚀剂表面张力和旋转的离心力共同作用下，扩展成厚度均匀的抗蚀剂膜。薄膜的厚度应该兼顾分辨率和基底表面上的缺陷密度两个方面的要求。需要注意的是，在基底上涂覆抗蚀剂之前，应该保证基底清洁，例如，可以采用超声清洗并经氟利昂气裕，以防止异物粘结于基底表面上。

在本发明的另一个优选实施例中，对涂覆了抗蚀剂的掩膜版基底还进一步进行了烘烤处理。这样做的目的是使得抗蚀剂足够干燥，从而增加和基底的粘性。烘烤所用的温度和时间取决于抗蚀剂薄膜的厚度和抗蚀剂材料。

然后，在步骤106，开始用电子束曝光套准标记和电路管芯图案。电子束图像曝光的图形产生器根据电路设计者设计出的电路的布局图案产生用于控制聚焦电子束在掩膜版基底表面的扫描动作的信息，例如，这些信息可以是控制电子束偏振的计算机指令等。在本实施例中，控制聚焦电子束在掩膜版表面上扫描，首先曝光套准标记图案A部分和电路管芯图案B部分，如图3所示。

然后，在步骤108，控制聚焦电子束，曝光所述基底上除上述图案之外的其他图案。如图2和图3所示，这些图案在掩膜版基底上，分布在套准标记图案和电路管芯图案周围，位于掩膜版基底较靠外围的部分。在本发明的一个优选实施例中，分布在掩膜版外围的图案中包括用掩膜版在晶片上曝光抗蚀剂时所用的对齐图案。例如，如果所用的曝光平台是ASML公司生产，则需要在掩膜版上制作出符合该公司规范的对齐图案，如图4所示。

曝光完成后，在步骤110，去除被电子束曝光的抗蚀剂，或称为对抗蚀剂进行显影后，露出未被抗蚀剂覆盖的掩膜版基底。然后在步骤112，用化学腐蚀剂或等离子体腐蚀未被抗蚀剂覆盖的基底部分，在基底上形成掩膜图案。在本发明的一个优选实施例中，在抗蚀剂显影之后，对基底上剩余的抗蚀剂进行处理，例如烘烤，从而提高抗蚀剂和基底材料的粘结和抗蚀剂的抗腐蚀性，防止在腐蚀过程中可能发生的蚀穿现象。

最后，在步骤114，去除基底上剩余的抗蚀剂，得到有图形的掩膜版。

本发明所提供的用电子束曝光的掩膜版制造方法方法特别适合于采用负性抗蚀剂的场合。图4示出了使用负性抗蚀剂时，按照ASML公司的规范，需要在掩膜版基底上制作的预对齐图案。由于使用的是负性抗蚀剂，所以为了得到预对齐标记，必须在掩膜版上对8.5mm×8.5mm大小的正方形区域进行电子束曝光。图3示出了该预对齐标记C和套准标记B的相对位置关系。从图3中可以看出，使用负性抗蚀剂时，由于需要曝光的区域远远大于预对齐标记的大小，因此，在使用电子束曝光的过程中，可能在该区域产生电荷的积累。如果使用传统的曝光方法，例如，电子束从掩膜版基底的左上到右下进行扫描，因为预对齐标记在套准标记的外侧，则在该曝光过程中，产生预对齐标记的区域必然首先被曝光。然后，电子束曝光套准标记。由于在产生预对齐标记的区域有电荷积累，而且该区域和产生套准标记的区域比较接近，所以，这些积累的电荷有可能和聚焦电子束中的电子发生相互作用，导致套准标记的曝光位置产生误差。但是在本发明所提供的方法中，套准标记和管芯图案被首先曝光，所以套准标记的曝光不可能受掩膜版外围的其他图案的曝光积累的电荷的影响(充电效应)，从而可以减小套准比较的误差，进而降低掩膜版制造过程中的总误差。

图5A是传统的掩膜版制作方法制作的套准标记从预定位置偏离的情况。图5B是使用本发明的方法制作的掩膜版上的套准标记从预定位置偏离的情况。在图5A和图5B中，箭头的长度和方向表示套准标记偏移的大小和方向。

下面的表1给出了图5A中各套准标记的平均偏移情况。给出的结果是各点测量结果的算术平均值。

                   表1

	X方向(um)	Y方向(um)
			最小偏移	-0.036	-0.022
最大偏移	0.038	-0.029

下面的表2给出了图5B中各套准标记的平均偏移情况。

                 表2

	X方向(um)	Y方向(um)
			最小偏移	-0.022	-0.019
最大偏移	0.017	0.015

从表1和表2可以看出，使用本发明所提供的电子束曝光方法后，套准标记在X方向和Y方向上的最大偏移的绝对值都减小到原来的一半左右，从而有助于减小系统的误差。

虽然在这里详细地描述了本发明说明性和现今优选的实施例，但应该理解发明概念可以被进行多种具体化和使用，根据本发明的精神所做的各种修改和变化均属于所附如权利要求的保护范围。

Claims (11)

1.一种用电子束曝光的掩膜版制造方法，包括步骤：

提供一个接地的掩膜版基底；

在所述基底上涂覆抗蚀剂；

用电子束曝光所述基底上的多个套准标记图案和电路管芯图案；

用电子束曝光所述基底上除上述图案之外的其他图案；

对抗蚀剂进行显影；

腐蚀未被抗蚀剂覆盖的基底部分，在基底上形成掩膜图案；

去除基底上剩余的抗蚀剂。

2.如权利要求1所述的方法，还包括在涂覆抗蚀剂之后，对其进行烘烤处理。

3.如权利要求2所述的方法，还包括在对抗蚀剂进行显影之后，对抗蚀剂图案进行烘烤，提高其和掩膜版基底的粘附性。

4.如权利要求1、2或3所述的方法，其中，所述掩膜版基底的衬底是融凝硅土，其上是铬膜。

5.如权利要求1、2或3所述的方法，其中，所述抗蚀剂是对电子束敏感的聚合物。

6.如权利要求1、2或3所述的方法，其中，曝光过程中，电子束的扫描方式是向量扫描。

7.如权利要求1、2或3所述的方法，其中，所述抗蚀剂是负抗蚀剂。

8.如权利要求1、2或3所述的方法，其中，所述抗蚀剂是正抗蚀剂。

9.如权利要求7所述的方法，其中，所述其他图案至少包括预对齐图案。

10.如权利要求7所述的方法，其中，所述多个套准标记分布在所述电路管芯图案周围。

11.如权利要求9所述的方法，其中，所述预对齐图案是根据ASML公司的规范设计的预对齐图案。

Images