CN1247342A - 元件之间的通道传输结构及其传输方法 - Google Patents
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Abstract
一种元件之间的通道传输结构及其传输方法,主要是在两个元件之间建立多个连接通道,每个通道由多条信号线所构成,由一时钟信号的工作周期差异来判断信号线所代表的意义(数据、地址或控制信号),或由一条地址/控制线定义传送的开始、结束、地址和控制信号,藉由上述模式使得每一通道具有独立运行、单向传输地址信息及数据信息的特性,能根据实际需求来调整通道的配置,使元件之间可以机动性地传输信息,降低元件等待传输的时间,而获得最佳的传输效率。
Description
本发明有关一种元件之间的通道传输结构及其传输方法，尤指一种适合于可独立运行且可视实际需求调整通道配置的通道传输模式与方法。
传统的电脑结构中，元件与元件之间的连接形态是采用总线结构，如图1所示，传统的总线结构作为第一元件10与第二元件20之间(包括CPU、存储器及外围装置等，皆以元件通称之)的连结路径，其中包含有：1.控制总线(control bus)：可发出数种不同的信号以控制系统的操作，主要功能在于CPU与外围装置或存储器之间传送控制信号。2.地址总线(address bus)：用以选择存储器地址与输出入设备的总线。3.数据总线(data bus)：用以提供传输数据，能从CPU、存储器或外围装置读取或写入数据，可以是双向。
电脑就是藉由上述总线，通过对控制总线的设定，将欲读取的数据地址经总线确定地址，而由数据总线传送读取或写入的数据。但是，这些传统总线具有下列缺点：1.具有单一性的特征，即当某一传输需求占用了某一组总线之后，其他传输需求则必须等到其释放总线所有权之后，才能够进行，无法一边传送数据给外围装置而同时又送数据给CPU。2.目前大多数电脑系统所使用总线的数据/地址线的比特宽度(bit width)为64比特宽度的数据线，未来可预见的是128比特宽度的总线将会是主流。比特宽度的增加即意味着集成电路IC接脚数量(pin count)的增加，而且所增加的接脚数相当地大。接脚数量太大则会导致封装的难度增加，体积变大等的缺点。其中以系统控制器的接脚数量影响最大(这是因为其必须对每个与其相连的元件，个别地增加对应的接脚)。3.平行化的数据/地址线在出现同时切换(由0变1，由1变0)的情况时，在功率的消耗上会比较大，同时产生较大的干扰信号。
本发明的主要目的是提供一种元件之间的通道传输结构及其传输方法，主要以通道(channel)作为元件与元件之间的连接，并作为资源的可配置单位，可以机动性地视实际需求调整通道的配置，每个通道是利用既定传输方式达到有效传输的一组信号线(包括控制、地址及数据信号)，本发明就是提供适合于上述通道结构的通道传输模式和方法。
本发明的元件之间通道传输方法是这样实现的：主要是在元件之间建立多个连接通道，每个通道由多条信号线所构成，且以通道中的单一条信号线作为时钟信号及开始、结束信号，其余的信号线则代表数据传输线，该时钟信号并非一致性的方波，利用时钟信号线上不同周期所呈现出的工作周期关系，来定义及提取数据线上所传信息的真正意义与时序，也即区分出地址信号、数据信号、控制信号。
其中该时钟信号的一周期中，“1”的时间大于“0”的时间具有一适当比例时，表示为传输开始，而此时在数据线上为地址(address)或是控制(control)信号。
其中该适当比例以3∶1为最佳。
其中该时钟信号的一周期中，“1”的时间近似于“0”的时间时，表示在数据线上为数据信号。
其中该时钟信号的一周期中，“1”的时间小于“0”的时间时，表示为传输结束。
其中包括有：数据锁存器，是用于对数据线上所传递的信息(包含数据、地址和控制信号)加以锁存，受时钟信号的负脉冲触发锁存住当前数据线上的信号；工作周期检测器，是检测时钟信号每个周期的工作周期；检测后的工作周期与数据锁存器的数据信息将通过上述定义而判断出类型，决定出实际所代表的地址、控制或数据信号意义，并传送至接收的元件作进一步处理，一直到检测出传输结束的条件。
本发明的元件之间通道传输的另一种方法是这样实现的：主要是在元件之间建立多个连接通遁，每个通道是由多条信号线所构成，并以通道中的一条地址/控制(Address/Control)线来定义传送的开始、结束以及传送地址信号和控制信号，其余的数据线则用于传送数据本身；并且根据A/C线上信号的变化定义出数据线的锁存时序，而根据数据线上数据的变化决定出A/C线上所传地址信息的比特切换。
其中该数据线的锁存触发是受A/C线的边缘触发，即无论是上升边缘或下降边缘都会触发数据线的锁存。
其中该A/C线是利用开始标记启动传输程序，A/C线传递完开始标记之后，接着传送地址信息的各个比特。
其中该当两个周期内所传送数据内容一样的情况，A/C线上数据必须重复输出以表示此种状态。
本发明的元件之间通道传输结构是这样实现的：包括有：一数据线切换检测器，是检测判断数据线上信号有无变化产生，产生变化时即产生切换控制信号至数据锁存器；一边缘与开始标记检测器，具有下列动作：检测A/C线上的开始标记，产生地址控制信号至数据线切换检测器，以确定数据线上真正有效数据的开始；检测A/C线上边缘的出现，以产生所需要的边缘触发控制信号，经延迟缓冲器传送至数据锁存器，以控制数据锁存器锁存住数据线上的信号；产生一开始控制信号来决定出在数据缓冲区内的真正有效数据；一序列缓冲器，是将数据锁存器送来的组成有效的地址信息送出；一数据缓冲器，是受开始控制信号决定出在数据缓冲区内的真正有效数据。
本发明所提供的一种较佳实施例主要是在元件之间建立多个连接通道，每个通道是由多条信号线所构成，在该通道所包含的信号线中，定义一条信号线来表示时钟信号(clock)及开始信号，时钟信号并非为一致性的方波，可以根据每一个周期(cycle)中的工作周期(duty cycle)来定义出数据线中传输的数据类型，并利用一工作周期检测器(duty cycledetector)检测，根据检测出的工作周期来决定数据线上信号实际所代表的意义，而区分出地址、数据及控制信号。
本发明提供另一种较佳实施例，是利用通道中的一条A/C(address/control)线定义传送的开始、结束及传送地址与控制信号，其余的信号线则作为传送数据本身。根据A/C线上信号的变化可以定义出数据线的锁存时序，而根据数据线上的数据变化则可以决定出A/C线上所传地址信息的比特变化，并藉由数据线切换检测器(dada line switch detector)及边缘与开始标记检测器(edge and staring signature detector)，检测数据线与A/C线上信号的特征。
依据上述的传输模式与方法，每一通道即构成一完整的总线结构，具有独立运行、单向传输地址信息及数据信息的特性，能根据实际需求来调整通道的配置，使元件之间可以机动性的传输信息，降低元件等待传输的时间，而获得最佳的传输效率，且有助于简化硬件整体结构。
下面结合附图对本发明的结构设计与技术原理作详细的说明：
图1为传统的总线结构示意图；
图2为本发明的通道传输系统结构示意图；
图3为本发明第一种较佳实施例的时序图；
图4为图3传输模式的接收端方块示意图；
图5为第一种较佳实施例的方法流程图；
图6为本发明第二种较佳实施例的时序图；
图7为图5传输模式的接收端方块示意图；
图8为第二种较佳实施例的方法流程图。
如图2所示，由此图可以明显看出本发明与传统总线之间的差异。第一元件10和第二元件20之间是由多个通道30来连接，每个通道30是由多条信号线所构成，可以独立运行，实际上可视为局域化的数据流(localized data stream)。由于独立运行的特性，所以可以根据实际需求来调整通道30的配置。以图中所示为例说明：通道A、通道B和通道C是配置给第一连线(sessionl)，通道D及通道E则是配置给第二连线，其中通道A是配置给由第一元件10传送至第二元件20的方向，通道B和通道C则是配置给由第二元件20传送至第一元件10的方向。换言之，通道30为资源的可配置单位，对于每个传输需求而言，每个通道30是利用既定传输方式达到有效传输的一组信号线。本发明的重点，就在于提供适合于上述通道结构的通道传输模式和方法。
以下说明两个实际可应用于本发明的通道传输协定。每个通道30是由多条信号线所构成，其特征是单向传输，以传送地址信息(address)以及数据信息(data)本身为主。以下分别以第一及第二较佳实施例来说明这两种通道传输模式
第一较佳实施例：
第一种通道传输模式是以通道30中的单一条信号线来代表时钟信clock、开始信号start以及结束信号end，其余的信号线(在本实施例以通道具有9条信号线说明，在实际应用时，数据传输线的条数并不受限)则代表数据传输线data(即有8条数据传输线)，请同时参阅图3的时序图所示，时钟信号clock并非一致性的方波，可以根据每个周期(cycle)中的工作周期来定义出相对数据线data中传输的数据类型；如图5所示(以正逻辑来看)：
(a)当在此一周期中，“1”的时间＞“0”的时间(例如工作具有一定周期比(“+”：“-”为3∶1)时，表示为传输开始，而此时在数据线上为地址(address)或是控制(control)信号。在图3的例子中，数据线data上所传输中的第一个为地址信号A，而第二个为控制信号C。而数据线是地址或控制信号上的判断，可以定义如下：
1.紧随在地址信号后的定义为控制信号(如前例)。
2.地址信号与控制信号之间存在有一定比例，例如两者周期比为4∶1，周期较大者为地址信号，较小者为控制信号。
(b)在此周期中，“1”的时间≈“0”的时间(例如工作周期比为1∶1，误差在25％以内)，此时表示在数据线data上为数据信号，在图3的例子中，数据线data上所传输中的第三至第七个为数据信号。
(c)在此周期中，“1”的时间＜“0”的时间(例如工作周期比为1∶3)时，表示为传输结束end。
依据上述定义，时钟信号线clock所要传递的信息包括两个部分：
1.传送的开始start、结束end。
2.各周期中数据线data上信号的形式(数据D、地址A、控制C，以及提取数据线data上信号的时序。
在图3的例子中，是根据时钟信号线clock的下降沿(negativeedge)触发数据线data信号提取。而在传送开始的第一个不对称周期中，数据线data上传送的是地址信号A；在第二个相邻不对称周期中，数据线上则是传送控制信号C，其他为对称周期传送的是数据信号D，一直到传输结束end为止。
图4表示的是在此通道传输模式的接收端如何接收具有上述时钟信号clock和数据线data信号的方块示意图。包括有：数据锁存器40(datalatch)，是对数据线data上所传递的信息(包含数据D、地址A和控制信号C)加以锁存，其受时钟信号clock的下降沿(falling edge)触发，当时钟信号线clock上出现下降沿时，数据锁存器40即会锁存住目前数据线data上的信号。工作周期检测器41(duty cycle detector)，是检测时钟信号clock每个周期的工作周期。检测后的工作周期与数据锁存器40的数据信息将通过上述定义(如图所示之虚线部份)而判断出类型，决定出实际所代表的地址A、控制C或数据D信号意义，并传送至接收的元件作进一步的处理，一直到检测出传输结束end的条件，再停止上述动作。
在上述通道传输模式下，主要是利用时钟信号线clock上不同周期所呈现出的工作周期关系，来定义出数据线data上所传输信息的真正意义，也即区分出地址信号A、数据信号D、控制信号C。至于在上述例子中的数据线data数量，或者是在不同工作周期中所定义出的数据线data意义，都是可以随实际应用情况而加以改变，并非用以限定此通道传输模式可以实施的形态。
第二较佳实施例：
在本实施例中，是利用一条A/C(Address/Control)线来定义传送的开始、结束以及传送地址(address)信号和控制(control)信号，而利用其余的数据线来传送数据本身。请同时参阅图6的时序图。此通道传输模式主要在于：根据A/C线上信号的变化可以定义出数据线data的锁存时序，而根据数据线data上数据的变化则可以决定出A/C线上所传输地址信息的比特切换。同样地，在此通道传输模式下，A/C线的条数(本实施例为1条)以及数据线data的条数(本实施例为8条)也是可以变化的。在图6的实施例中，数据线data的锁存触发条件是边缘触发(edgetriggering)，也即无论是上升沿或下降沿都会触发数据线6ata的锁存，这与上一模式中的下降沿触发不同。A/C线是利用“1010”的开始标记staring signature启动传输程序(如图8所示的a)，而A/C线上在传递完开始标记staring signature之后，接着则是传送地址信息的各比特(如图8所示的b)，如图中所标示之a0、a1、a2、a3、a4…。此时，则反过来利用数据线data上数据的变化来表示地址比特(address bits)的切换。在此同时，利用A/C线上信号的上升沿和下降沿，可以让数据线data上的D0、D1、D2、D3锁存住(如图8所示的c)。利用相同的时序，可以继续锁存住其余的数据线data上信号。在图6中也包含了一个特例，也即当两个周期内所传送数据内容一样的情况，如图中的D7和D8。此时A/C线上数据必须重复输出以表示此种状态，也即图中出现的第二个比特a2。
图7所示是表示在此通道传输模式下接收端如何解译上述时序的方块示意图。如上述，在此通道传输模式中，共有三种状态需要检测，也即：1.传输的开始(或结束)；2.在A/C线上信号的边缘(包括上升沿或下降沿)，可以做为数据线data上信号的锁存；3.数据线data上所传送的数据本身变化，可以用来表示出在A/C线上信号的比特变化。图7所示的结构，包括有：一数据线切换检测器50(data lines switch detector)，是检测判断数据线data上信号有无变化产生，产生变化时即产生切换控制信号501(switching control)，经一延迟缓冲器51(delay buffer)的缓冲传送至数据锁存器52(data latch)。一边缘与开始标记检测器53(edgeand starting signature detector)，具有下列动作：
1.检测A/C线上的开始标记starting signature，产生地址控制信号531(address control)至数据线切换检测器50，以确定数据线data上真正有效数据的开始。
2.检测出在A/C线上边缘的出现，以产生所需要的边缘触发控制信号532(edge-triggering control)，经延迟缓冲器54传送至数据锁存器55，以控制数据锁存器55锁存住数据线data上的信号。
3.产生一开始控制信号533(starting control)来决定出在数据缓冲区56内的真正有效数据。一序列缓冲器57(serial buffer)，是将数据锁存器52送来的组成有效的地址信息送出。一数据缓冲器56(databuffer)，其受开始控制信号533决定出在数据缓冲区56内的真正有效数据。
该边缘及开始标记检测器53检测出A/C线上的开始标记(如前述的“1010”)，确定数据线data上真正有效数据的开始。同时，边缘及开始标记检测器53也会检测出在A/C线上边缘的出现，产生所需要的边缘触发控制信号532经过延迟缓冲器54一定延迟后，控制数据锁存器55锁存住数据线data上的信号，数据锁存器55所锁存的数据会全部送到数据缓冲器56中，由开始控制信号533来决定出在数据缓冲器56内的真正有效数据送出。另一方面，A/C线随后送出地址信息，由于A/C线为单一信号线，因此地址信息是以单一比特的方式依序送出，该边缘及开始标记检测器53将送出地址控制信号531至数据线切换检测器50，用以指示数据线切换检测器50可以开始依序接收地址信息中的各比特，当数据线data上信号变化时，即送出切换控制信号501到数据锁存器52，接收目前A/C线上的比特，所接收的比特将依序送到序列缓冲器57上，直到组成有效的地址信息送出。
在此通道传输模式中，是利用A/C线和数据线data的交互参考进行数据锁存，除了A/C线上负责指示开始和结束时序之外，利用A/C线的边缘来触发数据线data上信号的锁存，并且利用数据线data上数据的变化来进行A/C线上地址信息比特的锁存。同样地，在本较佳实施例中的特定条件并非限定此通道传输模式的结构。
综上所述，本发明所提供的元件之间的通道传输结构及其传输方法，能通过多个通道及所定义的通道传输模式来传送地址/数据，并可以根据实际的数据流量需求，达到数据传输的最佳化。
Claims (11)
1、一种元件之间的通道传输方法，其特征在于：主要是在元件之间建立多个连接通道，每个通道由多条信号线所构成，且以通道中的单一条信号线作为时钟信号及开始、结束信号，其余的信号线则代表数据传输线，该时钟信号并非一致性的方波，利用时钟信号线上不同周期所呈现出的工作周期关系，来定义及提取数据线上所传信息的真正意义与时序，也即区分出地址信号、数据信号、控制信号。
2、如权利要求1所述的元件之间的通道传输方法，其特征在于：其中该时钟信号的一周期中，“1”的时间大于“0”的时间具有一适当比例时，表示为传输开始，而此时在数据线上为地址或是控制信号。
3、如权利要求2所述的元件之间的通道传输方法，其特征在于：其中该适当比例以3∶1为最佳。
4、如权利要求1所述的元件之间的通道传输方法，其特征在于：其中该时钟信号的一周期中，“1”的时间近似于“0”的时间时，表示在数据线上为数据信号。
5、如权利要求1所述的元件之间的通道传输方法，其特征在于：其中该时钟信号的一周期中，“1”的时间小于“0”的时间时，表示为传输结束。
6、一种元件之间的通道传输结构，其特征在于：包括有：数据锁存器，用于对数据线上所传递的信息(包含数据、地址和控制信号)加以锁存，受时钟信号的下降沿触发锁存住当前数据线上的信号；工作周期检测器，是检测时钟信号每个周期的工作周期；检测后的工作周期与数据锁存器的数据信息将通过上述定义而判断出类型，决定出实际所代表的地址、控制或数据信号意义传送至接收的元件作进一步地处理，一直到检测出传输结束的条件。
7、一种元件之间的通道传输方法，其特征在于：主要是在元件之间建立多个连接通遁，每个通道是由多条信号线所构成，并以通道中的一条地址/控制A/C(Address/Control)线来定义传送的开始、结束以及传送地址信号和控制信号，其余的数据线则用于传送本身；并且根据A/C线上信号的变化定义出数据线的锁存时序，而根据数据线上数据的变化决定出A/C线上所传地址信息的比特切换。
8、如权利要求1所述的元件之间的通道传输方法，其特征在于：其中该数据线的锁存触发是受A/C线的边缘触发，即无论是上升边缘或下降边缘都会触发数据线的锁存。
9、如权利要求7所述的元件之间的通道传输方法，其特征在于：其中该A/C线是利用开始标记启动传输程序，A/C线传递完开始标记之后，接着传送地址信息的各比特。
10、如权利要求7所述的元件之间的通道传输方法，其特征在于：其中该当两个周期内所传送数据内容一样的情况，A/C线上数据必须重复输出以表示此种状态。
11、一种元件之间的通道传输结构，其特征在于：包括有：一数据线切换检测器，是检测判断数据线上信号有无变化产生，产生变化时即产生切换控制信号至数据锁存器；一边缘与开始标记检测器，具有下列动作：检测A/C线上的开始标记，产生地址控制信号至数据线切换检测器，以确定数据线上真正有效数据的开始；检测A/C线上边缘的出现，以产生所需要的边缘触发控制信号，经延迟缓冲器传送至数据锁存器，以控制数据锁存器锁存住数据线上的信号；产生一开始控制信号来决定出在数据缓冲区内的真正有效数据；一序列缓冲器，是将数据锁存器送来的组成有效的地址信息送出；一数据缓冲器，是受开始控制信号决定出在数据缓冲区内的真正有效数据。
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| CF01 | Termination of patent right due to non-payment of annual fee |