CN1228724C - 以固定时序对总线进行数据读取的数字信号处理系统 - Google Patents
以固定时序对总线进行数据读取的数字信号处理系统 Download PDFInfo
- Publication number
- CN1228724C CN1228724C CN 02132008 CN02132008A CN1228724C CN 1228724 C CN1228724 C CN 1228724C CN 02132008 CN02132008 CN 02132008 CN 02132008 A CN02132008 A CN 02132008A CN 1228724 C CN1228724 C CN 1228724C
- Authority
- CN
- China
- Prior art keywords
- data
- bus
- time
- mentioned
- processing system
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Information Transfer Systems (AREA)
- Bus Control (AREA)
Abstract
一种以固定时序对总线进行数据读取的数字信号处理系统，包括：一耦接总线的控制单元；一脉冲产生装置，产生同步总线的脉冲，该脉冲内有对应于上述时钟脉冲周期中的一个连续时槽，该时槽包括具有数据请求信号的数据请求时槽以及不具有数据请求信号的非数据请求时槽；一接口控制单元，以对位于总线的数据进行获取并在一数据有效时间间隔内对数字信号处理器输出上述数据，并且数字信号处理器是在若干数据读取时间间隔中，对数据进行读取，且上述数据读取时间间隔分别被涵盖在上述若干数据有效时间间隔中的一个。本发明能节省整体空间，并能协调DSP和扩充总线的工作时钟脉冲。
Description
技术领域
本发明涉及一种以固定时序对总线进行数据读取的数字信号处理系统，特别有关于一种系统，其适用于从一扩充总线获取数据，而输入以异步于上述扩充总线的固定时序接收数据的数字信号处理器(DSP)。
背景技术
许多计算机周边设备其本身具有数字信号处理器(digital signalprocessor，以下称之为DSP)，例如视讯卡、声卡、或某些PCMCIA卡等。DSP通常具有中央处理单元，并可借助指令决定与其耦接的信号线间数据的输入、输出。然而其中有若干种类的DSP是以固定时序接收(或发出)数据的，其不是借助程序而是根据需要，以不固定的时间对信号进行获取(或传送)，常见的例子是声卡。图1所示为一公知的计算机音效系统的例子，其中包括一DSP单元1、三层的先进先出缓存器(first-in-first-out register下称FIFO)5、扩充总线2、南桥(south bridge)控制单元3、以及接口控制单元4。其中，南桥控制单元3(在此例为Intel的AC-97Controller)是用来通过北桥(north bridge，未图标)控制单元与计算机的CPU进行信号传输，而接口控制单元4则用来作为DSP 1与扩充总线2(在此例为AC-Link标准的总线)间信号传输的接口。DSP 1以固定的时序下达数据请求(datarequest)，使信号经由扩充总线2传输至DSP 1。然而由于DSP 1的工作时钟脉冲异步于扩充总线2的工作时钟脉冲，需借助接口控制单元4与南桥控制单元3进行协调，并使异步于DSP 1的时钟脉冲传输的信号先存入FIFO 5，然后再被DSP 1读取。
公知技术的缺点是FIFO会占去很多空间。例如前面所举的例子中，FIFO有3层，每层是16位，一共48位。
而实际上，要实现上述DSP以固定的时序接收信号的架构，只要使DSP每个接收信号的时段皆涵盖于系统的一数据有效时间间隔(data validinterval)中即可，而不一定要使用FIFO的方式。
发明内容
本发明的目的是提供一种以固定时序对总线进行数据读取的数字信号处理系统，其能节省整体空间，并能协调DSP和扩充总线的工作时钟脉冲。
为达到上述目的，本发明提供一种以固定时序对总线进行数据读取的数字信号处理系统，适用于从工作于第一频率a的时钟脉冲的总线获取数据，而输入以第二频率b的固定时序读取数据的数字信号处理器，其中第一频率a大于第二频率b，并且上述时钟脉冲包括分别涵盖一周期时间的若干时钟脉冲周期，该系统包括：
一总线控制单元，耦接于上述总线；
一脉冲产生装置，用以产生同步于上述总线的脉冲，并且上述脉冲包括分别对应于上述时钟脉冲周期的一个连续时槽，而上述时槽包括具有数据请求信号的数据请求时槽以及不具有数据请求信号的非数据请求时槽；其中当设定一具有数据请求信号的数据请求时槽为第一时槽，对任一组自然数(x，n)而言，使a(n-1)/b＜x≤an/b-1的条件成立时，由上述第一时槽起算的第x个时槽为上述非数据有效时槽，而当上述条件无法成立时，由上述第一时槽起算的第x个时槽为上述数据有效时槽，还有
一接口控制单元，耦接至上述总线、总线控制单元以及数字信号处理器，用以接受上述数据请求信号而与上述总线控制单元进行协调，以对位于上述总线的数据进行获取，并在一数据有效时间间隔内对上述数字信号处理器输出上述数据，并且上述数字信号处理器是在若干数据读取时间间隔中，对上述数据进行读取，且上述数据读取时间间隔分别被涵盖在上述若干数据有效时间间隔中的一个。
进一步，系统还设有一第一时间点与较该第一时间点延迟一所述周期的第二时间点；其中所述第一时间点为所述第一时槽的数据请求信号的起始时间；所述第二时间点为回应所述第一时槽的数据请求信号的数据读取时间间隔的开始时间。
所说的数据请求信号包括一数据请求时钟脉冲；所说的总线为一AC-link标准的总线，而所说的第一频率大约为48千赫；所说的总线控制单元是AC-97Controller的南桥控制单元；所说的第二频率大约可为44.1千赫、22.05千赫、11.025千赫、32千赫、16千赫、8千赫。
借助本发明，可以有效地省去公知技术所使用的FIFO缓存器，因而节省整体的空间。
附图说明
图1是显示公知的一计算机音效系统的电路图。
图2是显示依据本发明的一实施例的电路图。
图3是显示依据本发明的一实施例的时序图。
图4是显示依据本发明的另一实施例的时序图。
图中符号、标号说明
1、10～DSP单元；
2、20～扩充总线；
3、30～南桥控制单元；
4、40～接口控制单元；
5～FIFO暂存器
50～脉冲产生装置；
DRI1、DRI2、DRI3～数据读取时间间隔；
DQP1、DQP2、DQP3～数据请求时钟脉冲；
DVI1、DVI2、DVI3～数据有效时间间隔；
P1、P2～周期时间；
T、T+P2、T+2P2、T+3P2～时间点。
具体实施方式
为让本发明的上述目的、特征及优点能更明显易懂，下文特举一较佳实施例，并配合附图，作详细说明如下：
图2显示依据本发明的系统的一实施例的电路图，其中包括一DSP单元10、扩充总线20、南桥控制单元30、接口控制单元40、以及一脉冲产生装置50。其中，该南桥控制单元30(在本实施例中为Intel的AC-97Controller)用来通过北桥控制单元与计算机的CPU进行信号传输，而接口控制单元40则用来作为不同工作时钟脉冲的DSP与扩充总线20(在此实施例中为AC-Link标准的总线)间信号传输的接口。请同时参考图3，脉冲产生装置50以固定的时序对接口控制单元40发出数据请求时钟脉冲(data requestpulse)DQP，于时间t接收到数据请求时钟脉冲DQP的接口控制单元40在时间T(图中所示为下一时序周期)将获得从扩充总线20的串行(serial)数据转换的并行(parallel)数据并输出至DSP。其中，DSP的数据读取时间间隔(data reading interval)DRI必须位于接口控制单元40输出数据的一数据有效时间间隔(data valid interval)DVI内，读取才能顺利地进行，因此脉冲产生装置50必须配合DSP接收数据的频率F1(周期P1)与扩充总线20的时钟脉冲频率F2(周期P2)间的比例，以适当的周期性脉冲时序对接口控制单元40进行数据请求，使DSP的每个DRI皆涵盖于接口控制单元40的数据有效时间间隔DVI之中。
另外，脉冲产生装置50的工作频率最好同步于扩充总线20，并且上述脉冲可视为具有连续的时槽，分别对应于扩充总线20的时钟脉冲周期之一，而上述时槽最好包括具有数据请求时钟脉冲的数据请求时槽以及不具有数据请求时钟脉冲的非数据请求时槽。
以下为实现上述运作情形的两个实施例：
如图3所示，在F2是48kHz而F1是32kHz的结构下(其频率比是3∶2)，为便于对脉冲产生装置50(同步于扩充总线20的时钟脉冲)的时钟脉冲时序进行设计，系统被设计为在一时间点上(例如图3中的T)，使DSP以第一个数据读取时间间隔DRI1读取数据，并且在T向前推的一P2周期的时间点T-P2上预先安排使脉冲产生装置50产生第一个数据请求时钟脉冲DQP1。这样，与脉冲产生装置50同步的接口控制单元40在时间点T将获得从扩充总线20的串行(serial)数据转换为并行(parallel)数据并输出至DSP(在图中所示时间T至T+P2的数据有效时间间隔DVI1内皆可有效传输)。接着，脉冲产生装置50于时间点T附近产生的DQP2使接口控制单元40在T+P2时产生第二个数据有效时间间隔DVI2，DVI2于大约T+1.5P2时对应到DSP的第二个数据读取时间间隔DRI2而使第二笔数据送至DSP。在T+P2～T+2P2的时槽间，脉冲产生装置50不产生数据请求时钟脉冲，因而T+2P2至T+3P2之间，接口控制单元40非处于数据有效状态，同时在T+2P2～T+3P2间DSP也不对数据进行读取。接着，脉冲产生装置50于T+2P2附近产生数据请求时钟脉冲DQP3，使接口控制单元40在大约T+3P2至T+4P2间为数据有效的DVI3，而DSP也大约在T+3P2时对数据进行读取。明显的，时序呈现出规则性，而T+3P2之后的时序皆为之前动作的循环。
如图4所示，在F2是48kHz而F1是8kHz的结构下(其频率比是6∶1)，为便于对脉冲产生装置50(同步于扩充总线20的时钟脉冲)的时钟脉冲时序进行设计，系统被设计为在一时间点上(例如图3中的T)，使DSP以第一个数据读取时间间隔DRI1读取数据，并且在T向前推一P2周期的时间点T-P2上预先安排使脉冲产生装置50产生第一个数据请求时钟脉冲DQP1。与脉冲产生装置50同步的接口控制单元40于是在时间点T将获得从扩充总线20的串行(serial)数据转换为并行(parallel)数据并输出至DSP(在图中所示时间T至T+P2的数据有效时间间隔DVI1内皆可有效传输)。接着，脉冲产生装置50在时间T至T+5P2的5个时槽中不产生数据请求时钟脉冲，因而T+P2至T+6P2之间，接口控制单元40非处于数据有效状态，同时在T+P2至T+6P2间DSP也不对数据进行读取。接着，脉冲产生装置50于T+5P2时产生数据请求时钟脉冲DQP2，使接口控制单元40在大约T+6P2至T+7P2间为数据有效的DVI2，而DSP也大约在T+6P2时对数据进行读取。明显的，时序呈现出规则性，而T+6P2之后的时序皆为之前动作的循环。
此外，为达到上述的规则性，以便更准确地控制DSP的数据读取时间间隔DRI与脉冲产生装置50的数据请求时钟脉冲DQP，如图2中连接DSP与脉冲产生装置50的双箭头所示的协调功能，脉冲产生装置最好依据DSP的工作时中脉冲进行数据请求时钟脉冲DQP的发出。如上所述，相对于各种DSP数据接收与扩充总线20的频率比，本发明的脉冲产生装置50必须以一循环性的时序产生数据请求脉冲，不仅同步于扩充总线20，并且配合于DSP的数据接收时序。为建立脉冲产生装置50的时序规则，可以参考下列公式(符号T、P2等参照上述时序图)：
扩充总线时钟脉冲频率：aHz；
DSP数据接收频率：bHz；
其中a＞b；
对所有自然数x与n而言，当存在任一组(x，n)使a(n-1)/b＜x≤an/b-1的条件成立时，脉冲产生装置50于T+(x-1)P2～T+xP2的时间不产生DQP而使接口控制单元40于大约T+xP2～T+(x+1)P2的时间非处于上述数据有效周期；此外，当上述条件无法成立时，脉冲产生装置50在大约T+(x-1)P2时产生DQP而使接口控制单元40大体上在T+xP2～T+(x+1)P2间处于上述数据有效周期。
依据上述公式可以推出图3、图4所示的时序图。此外，对于其它组合的的时钟脉冲频率比(扩充总线频率：DSP数据接收频率)，例如48/44.1、48/22.05、48/11.025、以及48/16等等，利用上述公式也可找出较佳的数据请求时钟脉冲DQP的时序安排。
必须强调的是，上述公式为一参考公式，而不是完全按照公式的结果对时序进行安排。要达到实际的效果，尚须依据实验对公式所得出的各个数据请求时钟脉冲的产生点进行一些修正。例如，上述的数据有效时间间隔DVI在实际电路中不会如上述时钟脉冲图所示一般完整，而可能要考虑到噪声(noise)或信号的瞬时(transient)等不能完全预期的因素。
本发明虽以较佳实施例公开如上，然而它不是用来限定本发明，任何熟习此项技术者，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围应当以本专利申请所界定的范围为准。
Claims (11)
1、一种以固定时序对总线进行数据读取的数字信号处理系统，适用于从工作于第一频率a的时钟脉冲的总线获取数据，而输入以第二频率b的固定时序读取数据的数字信号处理器，其中第一频率a大于第二频率b，并且上述时钟脉冲包括分别涵盖一周期时间的若干时钟脉冲周期，该系统包括：
一总线控制单元，耦接于上述总线；
一脉冲产生装置，用以产生同步于上述总线的脉冲，并且上述脉冲包括分别对应于上述时钟脉冲周期的一个连续时槽，而上述时槽包括具有数据请求信号的数据请求时槽以及不具有数据请求信号的非数据请求时槽；其中当设定一具有数据请求信号的数据请求时槽为第一时槽，对任一组自然数(x，n)而言，使a(n-1)/b＜x≤an/b-1的条件成立时，由上述第一时槽起算的第x个时槽为上述非数据有效时槽，而当上述条件无法成立时，由上述第一时槽起算的第x个时槽为上述数据有效时槽，还有
一接口控制单元，耦接至上述总线、总线控制单元以及数字信号处理器，用以接受上述数据请求信号而与上述总线控制单元进行协调，以对位于上述总线的数据进行获取，并在一数据有效时间间隔内对上述数字信号处理器输出上述数据，并且上述数字信号处理器是在若干数据读取时间间隔中，对上述数据进行读取，且上述数据读取时间间隔分别被涵盖在上述若干数据有效时间间隔中的一个。
2、如权利要求1所述的以固定时序对总线进行数据读取的数字信号处理系统，其特征是，还设有一第一时间点与较该第一时间点延迟一所述周期的第二时间点；其中所述第一时间点为所述第一时槽的数据请求信号的起始时间；所述第二时间点为回应所述第一时槽的数据请求信号的数据读取时间间隔的开始时间。
3、如权利要求1所述的以固定时序对总线进行数据读取的数字信号处理系统，其特征是，所述的数据请求信号包括一数据请求时钟脉冲。
4、如权利要求3所述的以固定时序对总线进行数据读取的数字信号处理系统，其特征是，所述的总线为一AC-link标准的总线，而所述的第一频率大约为48千赫。
5、如权利要求3所述的以固定时序对总线进行数据读取的数字信号处理系统，其特征是，所述总线控制单元是AC-97Controller的南桥控制单元。
6、如权利要求3所述的以固定时序对总线进行数据读取的数字信号处理系统，其特征是，所述的第二频率大约为44.1千赫。
7、如权利要求3所述的以固定时序对总线进行数据读取的数字信号处理系统，其特征是，所述的第二频率大约为22.05千赫。
8、如权利要求3所述的以固定时序对总线进行数据读取的数字信号处理系统，其特征是，所述的第二频率大约为11.025千赫。
9、如权利要求3所述的以固定时序对总线进行数据读取的数字信号处理系统，其特征是，所述的第二频率大约为32千赫。
10、如权利要求3所述的以固定时序对总线进行数据读取的数字信号处理系统，其特征是，所述的第二频率大约为16千赫。
11、如权利要求3所述的以固定时序对总线进行数据读取的数字信号处理系统，其特征是，所述的第二频率大约为8千赫。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN 02132008 CN1228724C (zh) | 2002-04-01 | 2002-09-06 | 以固定时序对总线进行数据读取的数字信号处理系统 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN02230316 | 2002-04-01 | ||
| CN02230316.2 | 2002-04-01 | ||
| CN 02132008 CN1228724C (zh) | 2002-04-01 | 2002-09-06 | 以固定时序对总线进行数据读取的数字信号处理系统 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1448854A CN1448854A (zh) | 2003-10-15 |
| CN1228724C true CN1228724C (zh) | 2005-11-23 |
Family
ID=28792728
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN 02132008 Expired - Fee Related CN1228724C (zh) | 2002-04-01 | 2002-09-06 | 以固定时序对总线进行数据读取的数字信号处理系统 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN1228724C (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4707017B2 (ja) | 2006-02-17 | 2011-06-22 | カシオ計算機株式会社 | 信号処理装置 |
| EP2360598A1 (en) * | 2010-02-12 | 2011-08-24 | Blue Wonder Communications GmbH | Method and device for synchronizing data broadcasts |
-
2002
- 2002-09-06 CN CN 02132008 patent/CN1228724C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| CN1448854A (zh) | 2003-10-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0249720A2 (en) | Shared storage multiprocessors | |
| US5826048A (en) | PCI bus with reduced number of signals | |
| US4845437A (en) | Synchronous clock frequency conversion circuit | |
| CN1437731A (zh) | 用于检测通信信道上时域的方法和装置 | |
| US7197590B2 (en) | Method and apparatus for connecting LPC bus and serial flash memory | |
| US5537582A (en) | Bus interface circuitry for synchronizing central processors running at multiple clock frequencies to other computer system circuitry | |
| US5079696A (en) | Apparatus for read handshake in high-speed asynchronous bus interface | |
| CN110928832A (zh) | 异步流水线处理器电路、装置及数据处理方法 | |
| WO2004046950A1 (en) | Mailbox interface between processors | |
| CN1228724C (zh) | 以固定时序对总线进行数据读取的数字信号处理系统 | |
| TW434485B (en) | Processor for information processing equipment and control method thereof | |
| WO1981002798A1 (en) | Computer system and interface therefor | |
| CN114036085B (zh) | 基于ddr4的多任务读写调度方法、计算机设备及存储介质 | |
| US5602994A (en) | Method and apparatus for high speed data acquisition and processing | |
| CN113255538B (zh) | 基于fpga的红外弱小目标的检测跟踪装置及方法 | |
| EP0766180A2 (en) | Information handling system having bus to bus translation | |
| CN1343054A (zh) | 用于设备间通信的系统与方法 | |
| Ching et al. | Realtime digital signal processing system using a parallel processing architecture | |
| JP2988879B2 (ja) | バス変換装置 | |
| CN113168205B (zh) | 用于低功率设计的用于基于事务的传输时钟门控的装置 | |
| TW514785B (en) | Digital signal processing system for reading data with respect to bus in terms of constant clock | |
| Wouters et al. | PICARD: platform concepts for prototyping and demonstration of high speed communication systems | |
| SU1619259A1 (ru) | Устройство дл преобразовани координат | |
| JP2001166983A (ja) | マルチプロセッサ型処理装置における共有メモリアクセス方法およびその装置 | |
| JPS62206657A (ja) | プロセツサ間デ−タ転送方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20051123 Termination date: 20210906 |