CN1223461A - 利用双镶嵌形成焊盘的方法 - Google Patents

利用双镶嵌形成焊盘的方法 Download PDF

Info

Publication number
CN1223461A
CN1223461A CN98123100A CN98123100A CN1223461A CN 1223461 A CN1223461 A CN 1223461A CN 98123100 A CN98123100 A CN 98123100A CN 98123100 A CN98123100 A CN 98123100A CN 1223461 A CN1223461 A CN 1223461A
Authority
CN
China
Prior art keywords
layer
pad
hole
insulating barrier
bond pad
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN98123100A
Other languages
English (en)
Inventor
雷纳·F·施纳贝尔
宁贤礼
布鲁诺·施普勒
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens AG
Original Assignee
Siemens AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens AG filed Critical Siemens AG
Priority to CN98123100A priority Critical patent/CN1223461A/zh
Publication of CN1223461A publication Critical patent/CN1223461A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4845—Details of ball bonds
    • H01L2224/48451—Shape
    • H01L2224/48453—Shape of the interface with the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01018—Argon [Ar]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01028—Nickel [Ni]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01042—Molybdenum [Mo]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01073—Tantalum [Ta]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0504—14th Group
    • H01L2924/05042—Si3N4
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

一种利用自准通路穿过设于衬底上的叠层进行双镶嵌腐蚀形成焊盘的改进方法。所说叠层包括底层导电层和设置于所说底层导电层上的绝缘层。该方法包括以下操作步骤。在底层器件层上的绝缘层中形成至少一个通孔,通孔的底部延伸到底层器件层。然后取所需焊盘的形状形成焊盘槽。然后在绝缘层上形成一层导电材料,实际上同时填充通孔和焊盘槽。然后通过去掉足以暴露出绝缘层上表面的导电材料层形成焊盘。

Description

利用双镶嵌形成焊盘的方法
本发明涉及半导体器件，特别涉及利用双镶嵌形成焊盘的改进方法。
半导体制造商必然要求在保持器件尺寸最小的情况，不断地改进半导体器件的功率和性能。在为保持小型器件尺寸所做的努力中，多数半导体制造商采用的是将器件中各个元件的尺寸减至最小。而且，恰恰与仅利用水平集成相反，制造商们正努力纵向越来越多地集成这样的元件，以减小各元件所占用器件面积。纵向集成一般是这样实现的，在器件中利用几个导电层，并用例如象已知为通路或通路互连等层接触相互连接这些层。
随着各元件尺寸变得越来越小，相互连接各导电层变得越来越困难。解决各导电层互连问题的最新方法是解决一般已知为镶嵌技术等的腐蚀和掩模工艺。镶嵌技术涉及在绝缘层中形成多个沟槽，并随后用金属填充之，然后将金属向下抛光到绝缘层的表面，形成所需的金属图形。按熟知的双镶嵌工艺，一般实际上同时填充电连接上述金属图形和各其它导电层的上述金属沟槽和通路互连。
按常规的双镶嵌技术，通路互连一般与包括焊盘的覆盖金属化层基本同时形成。该项技术需要穿过绝缘层的通孔(实际上这些通孔将用金属或其它导电材料填充，形成通路)在淀积用于随后的金属化层光刻的光刻胶之前形成。由覆盖金属化层构成的焊盘适于位于半导体集成电路的上表面上。焊盘用于电连接外部电路到底层金属化层。一般情况下，用由例如Al、Cu和/或其合金等构成的金属导体形成的键合引线将焊盘与外部引线连接，外部引线能够连接外部电路。在某些情况下，可采用称作倒装芯片封装的集成封装。倒状芯片封装一般具有很短的键合引线，或有些情况没有键合引线。
图1A是堆叠半导体结构100的剖面图。堆叠半导体结构100包括半导体衬底102、绝缘层106叠于其上的底层导电层104。多个通孔108构成底层导电层104和焊盘槽110间的管道。焊盘槽110是这样形成的，将绝缘层106的一部分去掉，其深度AT@到约将要形成焊盘所需的厚度。
在形成了通孔108和焊盘槽110后，利用地毡式淀积工艺，在绝缘层106上设置金属化层112，实际上同时填充通孔108和焊盘槽110。金属化层112一般在绝缘层106表面之上延伸到一预定高度。为了形成焊盘，必须去掉在绝缘层106上表面上延伸的金属化层112的一部分112-1，以便暴露绝缘层106。以此方式，由焊盘槽110内的残留的金属构成焊盘。
图1B是通过去掉金属化层112的所述部分112-1形成的焊盘114的剖面图。所述部分112-1是利用称为抛光的工艺去掉的。抛光借助如机械研磨所述部分112-1的金属去掉该部分112-1。一种研磨该部分112-1的金属的这种方法包括利用旋转垫或其它机械装置附有化学腐蚀剂或浆料。旋转抛光垫一般借助抛光机的机械作用导致的机械研磨与浆料共同作用去掉所述部分112-1。
不幸的是，旋转抛光垫必须经受垂直于绝缘层106施加的力，以便适当地去掉该部分112-1。这个力导致了旋转抛光垫弯曲，进而形成凸起的抛光表面。旋转抛光垫的弯曲造成了焊盘槽110中所淀积金属层的局部去除。由于抛光垫的凸起形状造成的焊盘槽110中所淀积金属的去除以及浆料的化学腐蚀作用，使得焊盘的厚度实际上从厚度AT@减小到Ax@。在有些情况下，这种厚度Ax@可以暴露出绝缘层106。
焊盘厚度的减小会导致暴露出绝缘层106的一个部分106-1。绝缘层106的暴露使得与随后固定的键合引线的机械和电接触性很差。在某些情况下，由于存在绝缘层106的暴露可能导致在焊盘114和键合引线150间形成空洞120，如图1C所示。空洞120的存在又会导致通过焊盘/键合引线结的没有空洞部分的大电流密度。大电流密度会引起焊盘中金属的电迁移。焊盘金属电迁移进而会造成不可接受的长期时间失效(FIT)率。
所以需要能够避免形成具有薄金属化层的焊盘的双镶嵌技术。双镶嵌技术还应防止形成会增大与随后设置的键合引线产生很差电接触可能性的暴露绝缘层。
概括地说，本发明涉及半导体器件，具体说，本发明涉及利用穿过设置于衬底上的叠层的双镶嵌腐蚀形成焊盘的改进方法。根据本发明的一个实施例，所说叠层包括底层导电层和设置于底层导电层上的绝缘层。该方法包括以下操作步骤。在底层器件层上的绝缘层中形成至少一个通孔，通孔的底部延伸到底层器件层。然后形成焊盘槽。焊盘槽实际上取所需焊盘的形状。然后在绝缘层上形成一层导电材料，实际上同时填充通孔和焊盘槽。然后通过去掉足以暴露出绝缘层上表面的导电材料层形成焊盘。
按本发明的另一实施例，公开了一种穿过设置于衬底上的叠层进行双镶嵌腐蚀在集成电路中形成焊盘的方法。所说叠层包括底层器件层和设置于底层器件层上的绝缘层。合适地设置焊盘用于电连接底层器件层到外部电路。该方法包括以下操作步骤。首先，在绝缘层中形成位于底层器件层之上的至少一个通孔。通孔底部延伸到底层器件层。然后在绝缘层中形成焊盘槽。焊盘槽实际上取将要形成的焊盘的形状。然后在绝缘层上形成一层导电材料，实际上同时填充通孔和焊盘槽。接着，在导电层上形成一层耐抛光材料。通过去掉足以暴露绝缘层上表面的导电材料层形成焊盘，其中耐抛光材料层下那部分导电材料层的去除速率比没位于耐抛光材料层下的那部分导电层的去除速率低。
从以下结合各附图的详细说明中可以更清楚本发明的其它方面和优点，以下的详细说明以实例的方式展示了本发明的原理。
下面按各附图用实例说明本发明，但本发明不限于此。在各附图中，为了便于理解，类似的标号表示类似或相同的元件。
图1A是展示一种堆叠半导体结构的剖面图，所说堆叠半导体结构具有淀积于有通孔的绝缘层上的金属化层和利用常规双镶嵌技术形成的焊盘槽。
图1B是展示随后形成焊盘的图1A所示堆叠半导体结构的剖面图。
图1C是展示所固定的键合引线的图1B所示堆叠半导体结构的剖面图。
图2是根据本发明一个实施例的堆叠半导体结构的剖面图。
图3是根据本发明一个基本实施例包括通孔的堆叠半导体结构的剖面图。
图4是根据本发明一个实施例具有焊盘槽的图3所示堆叠半导体结构的剖面图。
图5是根据本发明一个实施例具有设置于通孔和焊盘槽上的金属化层的图4所示堆叠半导体结构的剖面图。
图6是具有根据本发明一个实施例形成的焊盘结构的堆叠半导体结构的剖面图。
图7是根据本发明另一实施例具有设置于金属化层上的电阻性的(resistive)材料层的堆叠半导体结构的剖面图。
图8是具有根据本发明另一实施例形成的焊盘结构的堆叠半导体结构的剖面图。
图9是具有根据本发明再一实施例形成的焊盘结构的堆叠半导体结构的剖面图。
图10是具有根据本发明又一实施例形成的焊盘结构的堆叠半导体结构的剖面图。
下面将参考各附图所示的几个示例性实施例详细说明本发明。在以下的说明中，为了更充分地理解本发明，描述了许多具体细节。然而，应该明白，对于所属领域技术人员来说，本发明可以不用这些具体细节中的某些或全部也可以实施本发明。在这种情况下，为了不产生对本发明的不必要的混淆，这里没有详细描述公知的步骤。
按一个实施例，本发明涉及一种利用双镶嵌在多级共平面的金属/绝缘膜半导体中形成焊盘的改进方法。根据本发明的一个方案，采用双镶嵌技术，包含有形成与用于形成焊盘的焊盘槽对准且尺寸基本上相同的一个通孔。在焊盘槽上形成金属化层。利用所属领域技术人员熟知的抛光技术，去掉上表面上的金属化层，由此形成焊盘。由于由通孔形成的通路的尺寸基本上与焊盘相同，所以在抛光机和伴随的浆料的作用下在焊盘结构上形成的凹面不暴露绝缘层的任何部分。以此方式，可以将键合引线固定到焊盘上，而不形成由于暴露绝缘层而造成的空洞。
按本发明另一实施例，在焊盘槽上且与之对准设置一层能够在抛光工艺期间减小用之掩蔽的金属的抛光去除率的材料。以此方式，在暴露绝缘层表面后，残留一部分金属。在将键合引线固定到焊盘上时，该部分金属消除了形成空洞的可能性。
以下参照图2-8讨论本发明的各实施例。然而，所属领域的技术人员容易理解，这里结合这些附图所给出的详细说明只是例示性，本发明可以延伸到这里限定的实施例之外。
图2是根据本发明一个实施例具有叠于包括底层导电层208的衬底204上的绝缘层202的堆叠半导体结构的剖面图。堆叠半导体结构200例如可以代表用于制造如n FET或pFET(场效应晶体管)等常规晶体管的堆叠半导体结构。绝缘层202可以淀积于预定导电类型的衬底204上。可以采用化学汽相淀积(CVD)或类似的技术淀积绝缘层202，该层一般包括平面化的二氧化硅，例如TEOS，如回流的磷硅玻璃等玻璃材料，或象聚酰亚胺等聚合物。在所述的实施例中，绝缘层202形成于包括预先限定的导电层208的预先限定的衬底204上。导电层208可以是底层金属化层的一部分。可选择地是，导电层208可以为重掺杂的硅层，例如钨等导电金属，或例如晶体管的源或漏区等任何类型的有源器件的一部分。按该实施例，绝缘层202的厚度可以为约0.9-2.0微米。
参见图3，绝缘层202具有其上利用所属领域的技术人员熟知任何技术淀积的保护层212的上表面210。保护层212的厚度可以为约1000C，该层可以由氮化硅层构成，或在优选实施例中为氧氮化硅。利用所属领域的技术人员熟知的常规光刻技术，在位于底层导电层208上的保护层212中形成通孔开口214。在一个实施例中，形成通孔开口214的这种方法称为反应离子刻蚀(RIE)，该方法利用N2、O2以及碳化合物作为腐蚀剂气体。在一个实施例中，如果保护层212由氮化硅构成，则最好是在保护层212上施加称作ARC的有机抗反射涂层(未示出)。然而，在优选实施例中，保护层212用氧氮化硅，因而不再需要利用ARC。为了讨论的清楚，假定保护层212由氧氮化硅构成，不需要ARC层。然而，如上所述，利用氮化硅或任何其它合适的化合物作保护层212都会需要附加的步骤或有关的ARC淀积和去除步骤。
一旦合适淀积了保护层212，并合适地构图后，利用能够从绝缘层202去掉足够的绝缘材料以形成通孔216的第一各向异性腐蚀形成通孔216。通孔216的横向尺寸Ad@范围为约120微米到约80微米，优选约100微米。去掉绝缘材料的一种方法是利用RIE刻蚀，如上所述，利用例如Ar、C4F8、CO和/或O2作为反应气体。在所述的实施例中，通孔216的底部可以延伸到上表面210和底层导电层208之间大概中间点。在另一实施例中，通孔216的底部可以延伸到基本上靠近底层导电层208或延伸到底层导电层208。
参见图4，利用第二各向异性腐蚀，形成焊盘槽218。焊盘槽218实际上取将要形成的焊盘的形式。焊盘槽218的横向尺寸At@的范围为从约130微米到约70微米，优选的横向尺寸为约100微米。焊盘槽218包括第一部分218-1和第二部分218-2。第一部分218-1基本延伸到底导电层218。第二部分218-2设置成构成所需的焊盘。应注意，通孔的横向尺寸Ad@可以与焊盘槽的横向尺寸At@基本上相同。在另一实施例中，通孔横向尺寸Ad@与焊盘槽孔横向尺寸之比R可以约在R=0.9至R=0.50的范围内。
应注意，底层导电层208可以用作腐蚀停止层，所以一旦用于第二各向异性腐蚀工艺的等离子体中存在预定量的构成底层导电层208的构成材料是明显的，第二各向异性腐蚀便可以停止。
在完成了第二各向异性腐蚀和完成了最终的焊盘槽218的形成后，利用合适的金属化技术淀积金属，准备形成覆盖金属化层。金属化技术是所属领域中熟知的，例如，见VLSI技术第二期，S.M.Sze 1988 McGraw-HillPulishing Company。形成金属化层的合适金属和合金例如包括铝、铜、镍、钼、钨、铂、钽、二硅化物、二硅化钛及这些材料的其它合金。铝、如铝硅等铝合金、铜和钨是互连金属化层的常选用的材料。
可以利用如化学汽相淀积(CVD)、物理汽相淀积(PVD)或低压化学汽相淀积(LPCVD)等已知技术淀积这些金属。半导体加工领域的技术人员可以选用CVD、PVD、和LPCVD所用的特定设备和工艺参数。淀积金属(通常在堆叠半导体结构200的整个表面地毡式淀积)填充焊盘槽218的第一部分218-1和第二部分218-2，由此实际上同时构成在绝缘层202的上表面210上延伸的金属层220，如图5所示。
从图3和4可以证明，第一和第二各向异性腐蚀的程度为将通孔216腐蚀到绝缘层202中。如可以看到的，如果第一各向异性腐蚀构成的通孔216延伸到接近底层导电层208的位置，则由于必须腐蚀较少的绝缘材料，所以第二各向异性腐蚀一般将花较短的时间。这种通过增加或减少所用腐蚀时间来基本上简单改变形状和结构的能力，提供了优于常规工艺的实质性优点。
图6展示了根据本发明一个实施例形成的焊盘结构222的剖面图。焊盘结构222包括通过抛光如上所述的金属层220产生的表面S。然而，由于通孔横向尺寸Ad@与焊盘槽孔横向尺寸At@的比R的范围约在R=0.90至R=0.50，所以在部分218-2中实际上没有绝缘材料。以此方式，可以消除抛光工艺期间暴露绝缘层202各部分的可能性。通过消除暴露绝缘层202各部分的可能性，例如在将焊盘结构222与键合引线电连接时，也可以消除形成空洞的可能性。
图7展示了根据本发明另一实施例具有与焊盘槽218对准且位于其上的抛光延迟材料230层的金属化层。抛光延迟材料层230的尺寸可以为约将要形成的焊盘的所需尺寸。抛光延迟材料层230可以由SiN、SiON或Ti或能够抗抛光机和附加的浆料腐蚀的抛光作用的任何其它材料构成。抛光延迟材料层230可以暂时掩蔽金属层220的部分220-2，抛光器/浆料的作用是以快于去掉金属层220的掩蔽部分220-2的速率去掉金属层220的暴露部分220-1。然而，实际上抛光器/浆料的作用也去掉了抛光延迟材料230。因此，在焊盘结构222上留下了金属层220的部分220-3，如图8所示。部分220-3提供了例如可用随后的键合操作将键合引线固定于其上的锚。在另一实施例中，例如可以直接将部分220-3键合于倒装芯片封装的焊盘上。在任何情况下，由于存在覆盖焊盘结构222的部分220-3，所以不会产生由于暴露绝缘层202造成的空洞。
图9和10是具有根据本发明其它实施例形成的焊盘结构的堆叠半导体结构200的剖面图。
利用尺寸基本上与焊盘槽相同的所述通孔，并进行双镶嵌工艺形成焊盘，可以获得许多优点。一个优点是，由于通孔的尺寸基本上与焊盘槽相同，所以没有暴露的绝缘层。因此，在将键合引线固定于这样形成的焊盘结构上时，可以不形成空洞。另一个优点是，由于还不存在薄金属化区，所以消除了形成薄金属化区和大电流密度的可能性。消除了潜在的大电流密度区，可以通过减少大电流密度区的电迁移而提高可靠性。
从所撰写的说明书可以了解本发明的许多特点和优点，所以权利要求书意在覆盖本发明的所有这些特点和优点。而且，由于对于所属领域的技术人员来说容易作许多改形和改变，不希望将本发明限于这里所展示和描述的准确结构和操作步骤。因此，所有合适的改形和等同物皆可以归结为落入本发明的范围内。

Claims (24)

1、一种通过穿过设置于衬底上的叠层进行双镶嵌腐蚀在集成电路中形成焊盘的方法，所说叠层包括底层导电层，设置于所说底层导电层上的绝缘层，焊盘合适地设置成电连接底层器件层和外部电路，所说方法包括以下步骤：
在所说绝缘层中形成至少一个通孔，所说通孔位于所说底层器件层之上，所说通孔的底部延伸到底层器件层；
形成焊盘槽，所说焊盘槽实际上取所需焊盘的形状；
在绝缘层上表面上形成一层导电材料，所说导电材料层实际上同时填充所说通孔和所说焊盘槽；
去掉足以暴露出所说绝缘层的所说上表面的所说导电材料层，形成所说焊盘。
2、如权利要求1所述的形成焊盘的方法，其中所说通孔通过腐蚀穿过所说绝缘材料形成。
3、如权利要求2所述的方法，还包括根据所选腐蚀参数穿过达到所说通孔的所说底部的所说绝缘材料进行腐蚀。
4、如权利要求3所述的方法，其中至少一个所说所选参数包括利用包括C4F8的腐蚀剂源气。
5、如权利要求4所述的方法，其中所说所选参数包括大量O2腐蚀剂源气。
6、如权利要求3所述的方法，其中所说通孔的底部从所说绝缘层的所说上表面上延伸预定距离。
7、如权利要求1所述的形成焊盘的方法，其中所说焊盘槽通过穿过达到所说通孔的所说底部的所说绝缘材料进行腐蚀形成。
8、如权利要求7所述的方法，还包括根据所选腐蚀参数穿过达到所说通孔的所说底部的所说绝缘材料进行腐蚀。
9、如权利要求8所述的方法，其中至少一个所说所选参数包括利用包含C4F8的腐蚀剂源气。
10、如权利要求8所述的方法，其中所说所选参数包括大量O2腐蚀剂源气。
11、如权利要求1所述的方法，其中所说衬底是硅晶片。
12、如权利要求1所述的方法，其中所说衬底用于制造集成电路。
13、如权利要求1所述的方法，其中所说衬底用于制造动态随机存取存储器。
14、一种穿过设置于衬底上的叠层进行双镶嵌腐蚀在集成电路中形成焊盘的方法，，所说叠层包括底层器件层，设置于底层器件层上的绝缘层，合适地设置焊盘用于电连接底层器件层到外部电路，该方法包括以下步骤：
在所说绝缘层上形成通孔，所说通孔位于所说底层器件层之上，所说通孔的底部延伸到所说底层器件层；
形成焊盘槽，所说焊盘槽实际上取将要形成的焊盘的形状；
在所说绝缘层的所说上表面上形成一层导电材料，所说导电材料层实际上同时填充所说通孔和所说焊盘槽；
在所说导电层上形成一层耐抛光材料；
去掉足以暴露所说绝缘层的所说上表面的所说导电材料层，形成所说焊盘，其中所说耐抛光材料层下那部分所说导电材料层的去除速率比没位于所说耐抛光材料层下的那部分所说导电层的去除速率低。
15、如权利要求14所述的形成焊盘的方法，其中所说通孔通过腐蚀穿过所说绝缘材料形成。
16、如权利要求15所述的方法，还包括根据所选腐蚀参数穿过达到所说通孔的所说底部的所说绝缘材料进行腐蚀。
17、如权利要求16所述的方法，其中至少一个所说所选参数包括利用包含C4F8的腐蚀剂源气。
18、如权利要求17所述的方法，其中所说所选参数包括大量O2腐蚀剂源气。
19、如权利要求17所述的方法，其中所说通孔的底部从所说绝缘层的所说上表面上延伸预定距离。
20、如权利要求14所述的形成焊盘的方法，其中所说焊盘槽通过穿过达到所说通孔的所说底部的所说绝缘材料腐蚀形成。
21、如权利要求20所述的方法，还包括根据所选腐蚀参数穿过达到所说焊盘槽的所说底部的所说绝缘材料进行腐蚀。
22、如权利要求21所述的方法，其中至少一个所说所选参数包括利用包含C4F8的腐蚀剂源气。
23、如权利要求22所述的方法，其中所说所选参数包括大量O2腐蚀剂源气。
24、如权利要求23所述的方法，其中耐抛光材料包括Ti、SiON和SiN。
CN98123100A 1997-12-23 1998-12-21 利用双镶嵌形成焊盘的方法 Pending CN1223461A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN98123100A CN1223461A (zh) 1997-12-23 1998-12-21 利用双镶嵌形成焊盘的方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US997,682 1997-12-23
CN98123100A CN1223461A (zh) 1997-12-23 1998-12-21 利用双镶嵌形成焊盘的方法

Publications (1)

Publication Number Publication Date
CN1223461A true CN1223461A (zh) 1999-07-21

Family

ID=5228033

Family Applications (1)

Application Number Title Priority Date Filing Date
CN98123100A Pending CN1223461A (zh) 1997-12-23 1998-12-21 利用双镶嵌形成焊盘的方法

Country Status (1)

Country Link
CN (1) CN1223461A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004029862A1 (en) * 2002-09-25 2004-04-08 The Hong Kong Polytechnic University Method and apparatus for palmprint identification

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004029862A1 (en) * 2002-09-25 2004-04-08 The Hong Kong Polytechnic University Method and apparatus for palmprint identification

Similar Documents

Publication Publication Date Title
US6400031B1 (en) Semiconductor device having damascene interconnection structure that prevents void formation between interconnections
US6917119B2 (en) Low fabrication cost, high performance, high reliability chip scale package
KR0134120B1 (ko) 반도체 디바이스
JP5739434B2 (ja) 銅プラグを有する半導体デバイスおよびデバイスを形成するための方法
US20050224921A1 (en) Method for bonding wafers to produce stacked integrated circuits
US6417087B1 (en) Process for forming a dual damascene bond pad structure over active circuitry
US6638867B2 (en) Method for forming a top interconnection level and bonding pads on an integrated circuit chip
KR20050087840A (ko) 구리 상호 접속 구조체로의 본딩 구조체 및 방법
US6812141B1 (en) Recessed metal lines for protective enclosure in integrated circuits
US6870263B1 (en) Device interconnection
US7553743B2 (en) Wafer bonding method of system in package
US6033984A (en) Dual damascene with bond pads
US6278147B1 (en) On-chip decoupling capacitor with bottom hardmask
KR100691051B1 (ko) 반도체 디바이스 및 본드 패드 형성 프로세스
US6987057B2 (en) Method making bonding pad
US6838769B1 (en) Dual damascene bond pad structure for lowering stress and allowing circuitry under pads
US6831007B2 (en) Method for forming metal line of Al/Cu structure
CN1223461A (zh) 利用双镶嵌形成焊盘的方法
JP3415081B2 (ja) 半導体装置及び半導体装置の製造方法
US20010048162A1 (en) Semiconductor device having a structure of a multilayer interconnection unit and manufacturing method thereof
CN1243379C (zh) 在铜镶嵌制程中制作mim电容器的方法
US20230402414A1 (en) Semiconductor structure having hybrid bonding pad
KR100574645B1 (ko) 텅스텐 플러그 형성 방법
KR100498647B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR100321156B1 (ko) 반도체 소자의 금속배선 형성방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication