CN1199200C - 高压用瓷绝缘子 - Google Patents

Abstract

提供一种不降低机械强度、提高绝缘击穿强度即闪络强度的高压用瓷绝缘子，包括：瓷绝缘子本体；主要含有设在瓷绝缘子本体表面上的高介电常数晶体、由瓷质原料构成的第一涂覆层2；由设在第一涂覆层2表面上的釉子构成的第二涂覆层3。

Description

高压用瓷绝缘子

技术领域

本发明涉及高压用瓷绝缘子，特别是，涉及机械强度与绝缘击穿强度即闪络强度优良的高压用瓷绝缘子。

背景技术

目前，公知使用实心绝缘子和悬式绝缘子等瓷绝缘子作为实现架空输电线等的电气绝缘与机械支撑的构成部件。这种瓷绝缘子如此制作：混合氧化铝、粘土等原料，成型并制作成型体，制作的成型体表面上涂覆釉子后，烧结涂覆釉子的成型体。为了取得瓷绝缘子基体固有的绝缘击穿强度，必须无釉子，但是，通过使用釉子，填埋基体表面的微小缺陷，以及由与基体的热膨胀率之差产生内部应力，出现瓷绝缘子的拉伸强度问题。

这种目前已知的瓷绝缘子，在正常的电压和污染环境下使用时可充分满足要求。但是，在遇到更高的电压时，即由于自然雷电放电而遭遇闪络雷电冲击电压的情况下，这种已知瓷绝缘子不足以满足要求，需要从根本上改善绝缘击穿强度。

作为提高闪络强度性能的技术，本申请人提出了在釉子中添加规定量的MnO等的技术(JP特开昭63-211525号公报)、确定悬式绝缘子中砂与釉子的介电常数的技术(JP特开平9--63379号公报)、瓷器中含有金刚石晶体的技术(特开平10-228818号公报)，但是，所有瓷绝缘子本体的表面上涂覆釉子的结构中，虽然闪络强度得到一定程度的改善，但不能实现闪络强度的根本改善。

其中，釉子是提高作为瓷绝缘子原料的长石、氧化铝、坯土中的长石配比，以只生成玻璃相的釉子。为此，釉子本质上应具有与玻璃一样的高绝缘击穿强度，但是，由于内有孔隙，其强度低于瓷。由于孔隙(空气)的介电常数比周围的玻璃小，在施加电压的情况下，电场集中到孔隙中。另外，釉子的介电常数也比瓷绝缘子本体的介电常数低，因此，例如，釉子成为施加闪络冲击时的弱点。因此，在瓷绝缘子本体表面上涂覆釉子的现有瓷绝缘子结构中，确实难以实现根本改善。

关于瓷绝缘子的构造，本申请人在JP特开平7-262854号公报中公开了在瓷绝缘子本体表面上涂覆釉子、在该釉子上设置比釉子绝缘击穿强度高的涂覆层的技术。但是，即使是该例子，由于瓷绝缘子本体表面中使用了存在孔隙的釉子，因此不能消除上述釉子的问题。

发明内容

本发明的目的是解决上述问题，提供一种不降低机械强度、提高绝缘击穿强度即闪络强度的高压用瓷绝缘子。

本发明提供一种高压用瓷绝缘子，包括：瓷绝缘子本体；第一涂覆层，主要是由瓷质原料构成的，含有设在瓷绝缘子本体表面上的高介电常数晶体；由设在第一涂覆层表面上的釉子构成的第二涂覆层；所述高介电常数晶体是由钛氧化物构成的；所述瓷质原料由50-60wt％的SiO₂、20-30wt％的Al₂O₃、其余为MgO、CaO、K₂O、Na₂O构成；所述高介电常数晶体的介电常数为10以上；所述第一涂覆层的外表的介电常数为4以上。

本发明通过在瓷绝缘子本体表面上设置含有高介电常数晶体、主要是由瓷质原料构成的第一涂覆层，除了能在瓷绝缘子本体上施加与釉子相等或高于其的压挤应力外，还能减少作为釉子缺点的孔隙数量，从机械、电气两方面提高基体的固有强度。而且，第一涂覆层最好含有钛氧化物构成的介电常数为10以上的高介电常数晶体。因此，第一涂覆层外表的介电常数最好能在4以上，可减小第一涂覆层与瓷绝缘子本体的介电常数之差，使第一涂覆层不再成为遭遇闪络冲击时的弱点。而且，最好第一涂覆层的孔隙率小于第二涂覆层的孔隙率，即使第一涂覆层遭遇闪络冲击时也不会成为弱点。

附图说明

图1是显示作为本发明瓷绝缘子例子的悬式绝缘子一例结构的部分截面图。

图2表示求出第一涂覆层外表介电常数所使用的模型的一例。

图3是表示第一涂覆层介电常数与成品贯通率关系的图。

具体实施方式

图1是显示作为本发明瓷绝缘子例子的悬式绝缘子一例子结构的截面图。图1所示的例子中，1是瓷制的悬式绝缘子本体，2是主要含有设在瓷绝缘子本体1的表面上的高介电常数晶体、由瓷质原料构成的第一涂覆层，3是由设在第一涂覆层2表面上的釉子构成的第二涂覆层，4是附着在第二涂覆层3上的不定形砂，5是盖件，6是销件，7是在盖件5与砂4之间以及销件6与砂4之间接合用的胶合剂。图1所示的悬式绝缘子结构中，本发明的特点在于在悬式绝缘子本体上设置了预定的第一涂覆层2。

作为第一涂覆层2的原料，以瓷质原料为主，最好使用如此构成的原料：SiO₂：50-60wt％；Al₂O₃：20-30wt％；其余为MgO、CaO、K₂O+Na₂O。这种瓷质原料，与过去作为釉子而已知的原料相比，SiO₂和Al₂O₃的添加量明显不同。而且，作为对上述瓷质原料添加的高介电常数晶体，最好使用1MHz时介电常数为10以上的晶体，使用氧化钛和/或钛氧化物(MgTiO₃、CaTiO₃、BaTiO₃、MgO·Al₂O₃·3TiO₂)构成的晶体更好。然后，第一涂覆层2整体的介电常数最好在4以上。这种结构有助于提高闪络冲击强度。进一步，虽然不具体限定第一涂覆层2的厚度，但是，从提高闪络冲击性能的观点出发，优选0.1mm以上。另外，虽然不具体限定第一涂覆层2与悬式绝缘子本体1之间的热膨胀率之差，但是，在650℃中为0.1-0.2％时较好，以提高机械强度。

作为第二涂覆层3，使用过去已知的釉子。作为釉子组份的一例子，例如组份为：SiO₂：60-70wt％；Al₂O₃：10-20wt％；优选MnO在1wt％以上以除去釉子气泡。虽然不具体限定孔隙率，但是，最好作成比第一涂覆层2的孔隙率大的孔隙率，构造成第一涂覆层2遭遇闪络冲击时不成为弱点。虽然不具体限定厚度，但由于超过0.5mm时釉子中存在孔隙，因此，从提高闪络强度的观点出发，优选0.5mm以下。如图1所示的例子那样，在悬式绝缘子的例子中，使用第二涂覆层3以将砂4附着在瓷绝缘子本体1头部的外侧面和内侧面。

第二涂覆层2以和过去施釉子相同的方法形成如下：以与瓷绝缘子本体1同样基体为主要成分的原料作成泥浆状，浸渍在瓷绝缘子本体上。为此，第一涂覆层2的孔隙率高于在真空混练机中挤压出的基体的孔隙率。因此，第一涂覆层2的绝缘击穿强度必定低于基体。其结果，减少可限制的孔隙率，需要对此进行补偿。而且，由于构成瓷绝缘子本体1的基体绝缘击穿强度处于相当高的电平，如果考虑基体与第一涂覆层2的复合层，则必须增大基体侧的分担比例，减少并缓和施加到第一涂覆层2上的电场。因此，要求第一涂覆层2中的介电常数较高。

另一方面，为了提高介电常数，本发明中，第一涂覆层2优选含有介电常数为10以上的高介电常数晶体。作为这种高介电常数晶体，列举氧化钛晶体(介电常数：ε＝100)、通过烧结氧化钛得到的晶体(MgO·Al₂O₃·3TiO₂，介电常数：ε＝20-100)。

下面，分析作为问题的介电常数及其它电气性能的测定。过去，釉子的介电常数是通过将由注塑所成形的试料片加工成规定尺寸，来测定其性能。本发明中，如果按照该方法测定第一涂覆层2的介电常数，显示该介电常数非实际值的情况多次发生，实际上，发现难以把握施加在瓷绝缘子本体1的销孔上的第一涂覆层2的性能。在此，为了得到试料片上所涂覆的第一涂覆层2的介电常数，使用下述方法。

首先，根据图2所示基体表面上形成涂覆层的模式，分别测定出基体·涂覆复合层的静电电容(C)和基体静电电容(C₂)，按下面的(1)式计算第一涂覆层2的静电电容(C₁)。求出C₁后，按下面的(2)式计算第一涂覆层2的介电常数。本例中，使基体厚度尽可能薄，通过增大C₂的值，加大与C值之差，提高第一涂覆层2的介电常数测量精度。具体说，将基体厚度作成1mm，C₂的值作成61.5pF。

式1

$C_1=\frac{1}{\frac{1}{C}-\frac{1}{C_2}}--------\left(1\right)$

${\mathrm{\ϵ}}_r=\frac{C_1}{{\mathrm{K\ϵ}}_0}-------\left(2\right)$

$K=\frac{A}{d_1}{\mathrm{\ϵ}}_0=8.855\×{10}^{-12}F/m$

                         A＝电极面积

实际中，在瓷绝缘子本体1的表面上形成第一涂覆层和第二涂覆层的本发明瓷绝缘子，准备变化第一涂覆层的介电常数的瓷绝缘子，根据施加20次陡度2500kV/μs的闪络雷冲击电压(Vf＝375kV)时的贯通率(贯通次数/试验数)来检查闪络强度。这里，实际绝缘子的贯通率很小，为了以试验验证这一点，使用缩短绝缘距离、贯通率为约10倍的试验用绝缘子作为本发明的瓷绝缘子。结果如图3所示，作为基准，用在瓷绝缘子本体1表面上只设有釉子层的现有技术制作的瓷绝缘子，准备将绝缘距离缩短成与上述本发明试验绝缘子相同、贯通率为约10倍的试验用绝缘子，进行与上述本发明试验绝缘子相同的试验，贯通率为30％。根据图3的结果，满足贯通率30％以下的，第一涂覆层的介电常数为4.0以上，虽然第一涂覆层的介电常数为4.0以上，但在绝缘击穿强度上较好。

根据上述说明可看出，按照本发明，由于设有主要含有设在瓷绝缘子本体表面上的高介电常数晶体、由瓷质原料构成的第一涂覆层，除了能在瓷绝缘子本体上施加与釉子相等或高于其的压挤应力外，还能减少作为釉子缺点的孔隙数量，从机械、电气两方面提高基体的固有强度。

Claims (1)

1.一种高压用瓷绝缘子，包括：

瓷绝缘子本体；

第一涂覆层，主要是由瓷质原料构成的，含有设在瓷绝缘子本体表面上的高介电常数晶体；

由设在第一涂覆层表面上的釉子构成的第二涂覆层；

所述高介电常数晶体是由钛氧化物构成的；

所述瓷质原料由50-60wt％的SiO₂、20-30wt％的Al₂O₃、其余为MgO、CaO、K₂O、Na₂O构成；

所述高介电常数晶体的介电常数为10以上；

所述第一涂覆层的外表的介电常数为4以上。

Images