CN1194407A

CN1194407A - 透明的pci至pci桥

Info

Publication number: CN1194407A
Application number: CN97126274A
Authority: CN
Inventors: M·L·梅罗; K·阿尔知恩
Original assignee: Compaq Computer Corp
Current assignee: Compaq Computer Corp
Priority date: 1996-12-23
Filing date: 1997-12-23
Publication date: 1998-09-30

Abstract

耦合在初级总线和次级总线之间的PCI中继器包括允许下行和上行数据流突发传送穿过所述中继器的逻辑。所述PCI中继器向上行方向或向下行方向回应事务处理。这些总线耦合到仲裁器,使得只有一个总线主设备拥有对总线的控制。在突发操作期间PCI中继器使仲裁器停止向预期的总线受让者提供批准信号。这种信号只有在所述PCI中继器的两侧都完工之后才撤消,以保证PCI中继器为下一个事务处理做好准备。

Description

透明的PCI至PCI桥

本发明涉及把两个外围组件互连(PCI)总线桥接在一起的装置和方法，更具体地说，涉及PCI至PCI中继器。

个人计算机(PC)的性能取决于许多因素，诸如处理器、存储器和输入/输出(I/O)子系统的速度等。随着1992年外围组件互连(PCI)总线的引入，I/O子系统得到了一种高性能的、据以操作该子系统的总线。

原来，PCI总线并不打算用来取代现有的扩展总线，诸如工业标准结构(ISA)总线和扩展工业标准结构(EISA)总线。但是，来自计算机工业界和竞争的总线的压力使PCI总线安装用于扩展总线目的。这样，计算机系统就可以在主板上装入PCI装置或为功能扩充板提供支持。

PCI总线被称为中层总线，或局部总线，因为它通常驻留在性能非常高的处理器总线和性能较低的ISA或EISA总线之间。把一个计算机总线连接到另一个计算机总线，使得一个总线的代理电路能够访问另一个总线的代理电路(agent)的逻辑电路被称为桥。在PCI术语中，代理电路是在计算机总线上工作的任何一个实体或装置。总线主设备，发起者，发起总线事务处理，而总线从设备、或目标、响应总线主设备所发起的总线事务处理。发起者往往在一个总线上，而目标在另一个总线上。

桥提供延迟时间短的通道，让处理器直接访问变换到计算机系统存储器或I/O空间任何位置上的PCI装置。桥的首要功能是把一个总线的地址空间变换到另一个总线的地址空间。PCI定义了三个物理地址空间：存储器空间、I/O空间和配制空间。PCI总线的地址译码是分布的；亦即耦合到PCI总线的每一个装置都完成地址译码。PCI规格定义了两种类型的地址译码：正的和负的。正译码比较迅速，因为每一个PCI装置都在分配给所述装置的地址范围寻求访问。在PCI总线上负译码方式只能由一个装置来实施，因为负地址译码装置要接受某个其他代理电路的非正译码的所有访问。

每一次PCI传送都从地址相开始，在此过程中地址/数据总线(AD[31∶0])传送地址，而命令/字节启动总线(C/BE_[3∶0])传送命令码。此相之后是一个或多个数据相，在此期间同一个地址/数据总线传送数据，而命令/字节启动总线传送字节启动信号。在一个突发周期中，多个数据相可以跟在一个地址相之后。在PCI术语中，请求的PCI装置被称为发起者，而被访问的PCI装置被称为目标。每一次传送都从帧信号(FRAME_)的激活开始。

装置选择信号(DESEL#)由所述目标驱动，以表示对这次事务处理的响应。若装置拥有所述初始地址，就对地址/数据线进行译码，并确立装置选择信号(DESEL#)。可以以低速、中速和高速的时序驱动DESEL#。若在低速时序参数的范围内没有一个代理电路建立DESEL#信号，则进行负译码的所述代理电路就可以要求并建立DESEL#。”#”或”_”指的是低有效的信号。关于PCI总线更多的细节，尤其是PCI寻址的细节可以在1995年4月1日由Hillsboro，Orebond的PCI专业组发表的PCI局部总线规格，产品版本，修订版2.1中找到，现将其包括在此作为参考。

所述目标借助于有效的目标就绪信号(TRDY_)来表示它已准备就绪。有效的TRDY_信号在写访问过程中表示目标可以从地址/数据总线取数据。有效的TRDY_信号在读访问过程中表示要求的数据已在地址/数据总线上可以读取。

此外，发起者还必须通过有效的发起者就绪(IRDY_)信号向PCI桥表示它已准备就绪，有效的IRDY_信号在写访问过程中表示发起者已把写数据送上地址/数据总线。在读访问过程中，有效的IRDY_信号表示它从地址/数据总线接收数据。发起者通过使FRAME_信号失效来结束或中断传送过程。目标还可以激活停止(STOP_)信号来停止传送过程。

正如所定义的，PCI限于十个负载。安装在主板上的PCI装置实质上是一个负载，而PCI插槽被认为两个负载。于是，带有处理器/PCI桥、三条PCI插槽和PCI/ISA桥的计算机系统被限制为两个主板负载。因为两个主板负载往往限制性太大，所以希望超过十个负载的限制。

增加上述说明书所描述的负载个数的一种方法是，使用多个PCI总线。多PCI总线为比直接连接到一个PCI总线的更多的装置提供支持。有两个途径组织多PCI总线：彼此对等或分层次。对等总线要求在处理器总线上有多个桥，这会影响负载。若各I/O模型多是从一个PCI装置到另一个PCI装置，则层次配置有优点。若大部分I/O都进出存储器，则对等总线更有意义。但是，只要地址落在规定的范围内，不论那一种总线配置都要求在启动时构成桥、以便响应对它们的初级总线的访问。另外，桥把所述总线分隔成两个逻辑总线，这使配置进一步复杂化了。

每一个桥都包括通过配置空间可编程的地址寄存器，使得只要地址落在所述地址寄存器所规定的范围内，所述桥就都响应对其初级总线的访问；否则负译码的代理电路就会要求访问。PCI规格只要求一组地址范围响应寄存器，但若设置多总线，就会增大地址的复杂性，并需要多组寄存器。通常对地址范围响应寄存器编程、以便响应初级总线所不使用的地址。而不是次级总线所要求的存储器空间。这样，桥的次级侧除了落在地址范围响应寄存器所规定范围内的以外，对所有存储器访问都加以响应。在次级总线上发起的所有事务处理，凡在所编程的范围以外者，都在初级总线上响应。系统软件的责任是维持桥的地址响应范围寄存器，使得地址译码能够正确进行。

若允许装置是可热插入的，则地址响应范围寄存器的配置将变得更加复杂。可热插入的装置，诸如PC卡总线(Cardbus)卡等，由于随着可热插入装置的插入或拔除会使地址范围变化而引起问题。因此，希望排除这一层复杂性，同时提供数目更多的PCI负载，以提供足够的功能度和可扩展性。

透明桥试图通过使桥对于软件显得不可见来解决这个配置问题。但是，这样的桥性能不尽人意。若遵循适当的PCI定时传统，则在PCI总线最高的速度下，对在初级总线上完成的周期，在次级总线上要花三倍长的时间来完成。因此，希望有一种性能更高的透明桥。

本发明的计算机系统包括一种PCI桥或中继器，它无需显著地改变软件即可增加PCI总线上的电容性负载的个数。PCI中继器把PCI总线的初级部分和PCI总线的次级部分连接起来。两个部分都作为一个逻辑总线起作用，但为了负载的目的在电气上是分开的。仲裁器控制对这两总线的访问。

在初级总线上发起并准备给次级总线上的目标的事务处理是下行事务处理。在次级总线上发起并准备给初级总线上的目标的事务处理是上行事务处理。在初级总线上发起的事务处理回应到、转送到或反射到次级总线，反之亦然。

因为信号是由PCI中继器时钟定时的，因此，加入一个时钟的延迟。因为所述固有的延迟，所以，两总线之中就会有一个在另一个之前完成事务处理。为了防止在较迟完成的总线正在完成事务处理的同时较早完成的总线启动另一个事务处理，仲裁器收回任何待决的许可，而且在较迟完成的总线完成事务处理之前不允许两总线中的任何装置访问总线。对于目标不能以与发起者相同的速度移动数据的突发方式事务处理，这一技术工作尤佳。

除非次级总线上，诸如ISA总线桥上有负译码代理电路，否则上行事务处理的处理与下行事务处理类似。既然在一个总线上只能驻留一个负译码代理电路，不论是向上行至初级总线的事务处理还是向下行至ISA总线的事务处理，都不能是可负译码的。在第一替代方案中，若事务处理在次级总线上发起，则由PCI至ISA桥负译码至ISA总线被禁止。这只在初级和次级总线上的装置之间提供了对等的事务处理。在第二个方法中，ISA负译码被允许。当事务处理在次级总线上开始之后，次级总线时钟停止，以允许初级总线上的目标要求事务处理。若不要求事务处理，则事务处理结束在次级总线运行，不是为了次级总线目标以正译码方式提出要求，就是为了PCI至ISA总线桥以负译码方式提出要求。这样，在PCI中继器上就不必进行上行地址译码。

当结合下列附图研究对最佳实施例的以下详细描述时，对本发明将得到更好的理解。附图中：

图1是方框图，举例说明按照最佳实施例的计算机系统；

图2是方框图，举例说明按照最佳实施例的PCI中继器；

图3是定时图，举例说明跟在下行单数据相读事务处理之后的下行单数据相写事务处理；

图4是定时图，举例说明跟在目标再试读事务处理之后的目标断开写事务处理；

图5是定时图，举例说明下行数据流突发写序列；

图6是定时图，举例说明下行数据流突发读序列；

图7是定时图，用来举例说明在没有仲裁器干预的情况下的下行数据流突发读序列；

图8是定时图，用来举例说明在有仲裁器干预的情况下的下行数据流突发读序列；

图9是定时图，举例说明跟在上行单数据相读事务处理之后的上行单数据相写事务处理；

图10是定时图，举例说明跟在目标再试读事务处理之后的目标断开写事务处理；

图11是定时图，举例说明上行数据流突发写序列；

图12是定时图，举例说明上行数据流突发读序列；

图13是定时图，举例说明在初级总线上以正译码方式要求的上行单数据相写事务处理；

图14是定时图，举例说明回应到初级总线上并由次级总线以负译码方式要求的上行单数据相写事务处理；以及

图15是定时图，举例说明初级总线要求的上行数据流突发读序列。

现转向附图，其中示出了按照本发明最佳实施例的计算机系统C。为了提供足够的进程和能力，计算机C配置一个或多个处理器100，诸如加里福尼亚Santa Clara的Intel公司出售的Pentium Pro^TM处理器。Pentium Pro^TM处理器100包括初级高速缓存和次级高速缓存。当然，只要作最小的改变即可使用其他类型的处理器。处理器100连接到被称为处理器总线102的Pentium Pro^TM主机总线，后者是一种高性能的、利用通常由Pentium Pro^TM规格所定义的射击(gunning)收发器逻辑(GTL)的总线。

除了处理器100以外，处理器总线102连接到诸如Intel公司的82452GX等数据路径装置(DP)104和诸如Intel公司的82453GX等存储控制器(MC)106上，它们集体形成存储单元108用的存储器控制子系统，还进一步连接到几个诸如Intel公司的82451KX等存储器接口组件(未示出)。数据路径单元104、存储控制器106和存储接口组件集体形成存储单元108用的存储器控制子系统，存储单元108包括几个用来接纳诸如72引脚扩展数据输出(EDO)动态随机存储器(DRAM)模块等存储器模块的插槽。存储控制器106向存储单元109提供地址、数据和定时，而数据路径单元104在处理器总线102的72位数据部分和存储单元108之间提供接口。存储控制器106和数据路径单元104能够接受来自处理器100的存储器请求，把它排队，并在请求的操作完成之后作出响应。另外，存储控制器106提供存储器差错纠正，包括单个位的能力和飞击式多位差错检测。存储控制器106可以处理多达4GB(千兆字节)的DRAM。具有非交错式、x2和x4交错配置的存储器管理都由存储控制子系统支持。

除了存储子系统之外，处理器总线102连接到一个或多个诸如Intel公司的82454GX等外围组件互联(PCI)桥110上。PCI桥110为在处理器总线102和初级PCI总线112之间传递总线周期提供必要的逻辑和控制。这里应该指出，尽管示出的是层次结构配置，在对等配置中本发明工作得一样好。

连接到初级PCI总线112上的有一个或多个PCI装置114，诸如小型计算机接口(SCSI)控制器114a和视频系统114b。SCSI控制器114a连接到硬盘驱动器124，而包括视频存储器的视频系统114b连接到监视器126。除了PCI装置114之外，按照本发明的PCI中继器或桥116连接在初级PCI总线112和次级PCI总线118之间。PCI中继器116在电气上把初级PCI总线112和次级PCI总线118隔离开，使两个总线看上去都象是一个逻辑PCI总线。PCI中继器完成这个功能对于系统软件来说是透明的，因而在不明显地增加系统软件复杂性的情况下增加PCI负载个数。

连接到次级PCI总线118上的是一个或多个PCI装置或插槽120和PCI至ISA桥122。PCI至ISA的桥122在次级PCI总线118和工业标准结构(ISA)总线128之间传送总线周期。连接在ISA总线128上的是键盘控制器130、ROM(只读存储器)134和支持两个串行接口、一个并行接口、一个连接到软磁盘驱动器的软磁盘控制器的多I/O单元136以及用来连接选件IDE硬盘和CD ROM(只读小型光盘)驱动器的集成驱动电子(IDE)接口。

现转向图2，这里举例说明PCI中继器116的方框图。中继器116包括连接到初级总线112的初级总线单元200和连接到次级总线118的次级总线单元202。每一个总线单元都具有可选的电压转换器204，用来把信号电压电平转换到公用电压，诸如3.3V。例如，若初级PCI总线112和PCI中继器116工作在3.3V，而次级PCI总线工作在5V，则次级侧的电压转换器204会把输出电压转换到5V，而把输入电压从5V转换到3.3V。为了便于电压转换，初级侧连接到+Vp电压，而次级侧连接到+Vs电压，以便选择电压。这对于便携式计算机和相接工作站(docking station)这一类应用是有用的，在这里便携式计算机在3.3V电平下工作，以节省电力，但是，相接工作站在传统的5V电压下工作。中继器116可以插入便携式计算机或相接工作站，以便提供可连接到相接工作站的PCI总线。

包括在中继器116中还有每一侧用的读预取缓冲器(RPB)208和写记入缓冲器(WPB)210和对初级PCI总线112和次级PCI总线118之间的访问进行仲裁用的仲裁器206。读预取缓冲器(RPB)208最好有两个双字(DWORD)深，但可以是任意深度的。替代的实施例可以具有外部仲裁器。单一时钟输入用来为初级和次级总线单元200和202提供定时。因此初级和次级PCI总线必须在同一频率下工作。替代的实施例包括第二时钟输入和同步逻辑，用来以不同频率操作总线，尽管PCI中继器116只能以最慢的总线的频率工作。PCI中继器116还支持零功率耗散状态。

初级总线单元200含有传统的可配置地址译码逻辑，用来以正或负的译码方式从初级PCI总线112要求事务处理。次级总线单元202由于下面将要公开的原因没有任何地址译码。

PCI中继器116不同于传统的桥，因为它最好不储存和向前递送数据。一般，进来的信号在PCI总线时钟的上升沿用时钟锁存，并转送到另一总线。但是，中继器的一个功能是在不违反PCI操作规则的情况下控制信号从一个总线到另一个总线的回应和中继。PCI中继器的功能将就下行周期和上行周期进行讨论。单个数据周期和突发数据周期是各自的子集。

下行事务处理或周期是指在初级PCI总线112上发起，而目标是次级PCI总线118或多个总线上的装置的事务处理。PCI总线中继器116与PCI传统一致，是初级总线112上唯一的负译码装置。对下行事务处理的负译码，而不是正译码，进一步消除了BIOS(基本输入输出系统)和操作系统的开销。PCI中继器一般把整个事务处理回应到次级PCI总线118上，就好象它发生在初级PCI总线112上一样，而不管所述事务处理是否打算给次级总线118的。PCI中继器116延迟一个时钟再反应初级PCI总线112，因此，PCI中继器116把两个时钟加给所有的下行事务处理，一个用于周期开始，而一个用于数据返回。这样，在次级总线上以中速译码定时以正译码方式要求的事务处理，对于初级总线的装置看来就好象是负译码的事务处理。

在下行事务处理中，从初级PCI总线112的发起者向次级PCI总线118上目标回送的信号是FRAME_p，AD[31∶0]p，C/BE[3∶0]p和IRDY_p。从次级PCI总线118回送到初级PCI总线112上的发起者的信号是TRDY_s，STOP_s和DEVSEL_s。在上行事务处理中，从次级PCI总线118的发起者向初级PCI总线112上目标回送的信号是FRAME_s，AD[31∶0]s，C/BE[3∶0]s和IRDY_s。从初级PCI总线112回送到次级PCI总线118上的发起者的信号是TRDY_p，STOP_p和DEVSEL_p。

现参照图3，这里举例说明两个在初级PCI总线112发起而目标在次级PCI总线118的单DWORD(双字)事务处理的定时图。第一个事务处理是次级PCI总线118上的一个装置利用中速定时以正译码方式要求的写事务处理，而第二个事务处理是在初级PCI总线112和次级PCI总线118上负译码的读事务处理。在以下各图中，如图2所示，信号名以小写”p”结尾的是初级PCI总线112上的信号，而信号名以小写”s”结尾的是次级PCI总线118上的信号。信号名后面的下划符说明所述信号是低有效的。断开的圆环表示PCI规格所定义的周转周期。

响应初级PCI总线112上发起的事务处理，PCI中继器116在次级PCI总线118上延迟一个时钟(时钟2和8)建立FRAME_s，AD[31∶0]s和C/BE[3∶0]s。IRDY_也在时钟3和9回送到次级PCI总线118上。尽管没有示出，其他主信号，诸如LOCK_和IDSEL_信号也都正如所需那样回送到次级PCI总线118上。

PCI中继器116在时钟5和11检测到信号DEVSEL_p未建立，并且，因此而代表次级PCI总线118利用负译码定时接收所述周期。对于写事务处理，既然已测得DEVSEL_s为低(时钟5)，PCI中继器116把从信号(DEVSEL_s，TRDY_s和STOP_s)的状态从次级PCI总线118复制到初级PCI总线112(时钟6)。PCI中继器116检测到已建立为低的DEVSEL_s和TRDY_s(时钟5)之后，撤消IRDY_s以完成次级PCI总线118上的事务处理。晚一个时钟(时钟6)，初级PCI总线112上的事务处理完成。把DEVSEL_s和TRDY_s回应到初级PCI总线112保证了正在发出的主(信号)对完成周期具有最后的责任。

在读周期期间，一旦检测到已建立DEVSEL_s(时钟13)，PCI中继器116便把从属信号(DEVSEL_s，TRDY_s，STOP_s和AD[31∶0]s)的状态从次级PCI总线118复制到初级PCI总线112。PCI中继器最好不记入任何由单数据相组成的数据传送。这将简化PCI中继器116的设计，并允许PCI中继器116把目标所重试的任何传送往回输出。跨过PCI中继器116的总的延迟是2个时钟加上目标延迟。

现参照图4，其中举例说明了目标再试读事务处理之后的目标断开写事务处理。响应在初级PCI总线112上发起的写事务处理，晚一个时钟(时钟2和8)PCI中继器116在次级PCI总线118上建立FRAME_s，AD[31∶0]s和C/BE_[3∶0]s。在时钟3和9 IRDY_p的建立也回应到次级PCI总线118上。

PCI中继器116在时钟5和11检测到DEVSEL_p仍未建立，于是代表次级PCI总线118利用负地址译码定时接受所述事务处理。在写周期期间，一旦DEVSEL_s被采样检测为已经建立(时钟5)，PCI中继器116就把从属信号(DEVSEL_s，TRDY_s和STOP_s)的状态从次级PCI总线118复制到初级PCI总线112(时钟6)。在次级PCI总线118上的断开的写事务处理在初级PCI总线112上也是断开的，因为STOP_p信号在初级侧与TRDY_p是同时驱动的。在初级PCI总线112上接收数据之前等待DEVSEL_s和TRDY_s保证了发起的主设备对事务处理的执行具有最后的责任。

对于读事务处理，一旦中继器116检测到DEVSEL_s已建立(时钟13)，中继器116便把从信号(AD[31∶0]s，DEVSEL_s，TRDY_s和STOP_s)的状态从次级PCI总线118复制到初级PCI总线112(时钟14)。在次级PCI总线118上的重试事务处理在初级PCI总线112上也重试，因为在初级侧STOP_p与反相TRDY_p是同时驱动的。

现参照图5，这里举例说明了下行数据流突发写事务处理。一旦传送被目标接收，穿过PCI中继器116的写突发是通过以零等待接收突发数据来达到的。PCI中继器116在时钟3处检测到突发序列，因为IRDY_p和FRAME_p均已建立。既然事务处理是突发写事务处理，在时钟3中继器116不建立IRDY_s，正如对单个DWOID事务处理所发生的一样。相反，PCI中继器116把次级PCI总线上IRDY_s的建立延迟到时钟6，亦即PCI中继器116在时钟5在初级PCI总线112上利用负地址译码定时接收第一个数据事务处理之后的时钟。为了保证PCI中继器116能够及时地具有下一个事务处理的字节启动(它在时钟8即TRDY_p建立后的第一个时钟有效)以便与PCI规格的定时一致，这个延迟是必要的。

为了响应在初级PCI总线112发起的事务处理，PCI中继器116延迟一个时钟在次级PCI总线118建立FRAME_s，AD[31∶0]s和C/BE[3∶0]s。请求/批准信号对(REQ1_/GNT1_)对应于在初级侧请求/取得对总线112的访问权的主设备。PCI中继器116在时钟5检测到DEVSEL_p尚未建立，于是通过在时钟5在初级总线112上建立DEVSEL_p而代表次级PCI总线118对所述事务处理进行负译码。在次级总线118上，目标120利用中速译码定时对地址和命令进行译码，并在时钟4建立DEVSEL_s和TRDY_s。这回，PCI中继器116检测到DEVSEL_s和TRDY_s的建立，并在一个时钟(时钟5)之后把TRDY_p回应到初级PCI总线112上，以便开始随后的数据事务处理。尽管在次级总线上举例说明了中速译码定时，但是，任何定时都得到支持，其结果是第一数据事务处理时间较长。PCI中继器116以零等待状态接收数据。若目标120不能以零等待状态接收数据，则PCI中继器116将数据缓冲到写记入缓冲器210中。次级侧以目标速度所限制的速率记入数据。

由于在发起者和目标之间可能有速度差异，PCI中继器可以用它的写记入缓冲器210结束尚未完成的周期。若总线主设备在PCI中继器送空它的写记入缓冲器210之前开始下一个事务处理，就会出现死锁状态，因为在PCI中继器116送空它的写记入缓冲器210之前不会撤离次级总线118。因此，按照最佳实施例，为了防止在PCI中继器116忙时发起者获得初级总线112，PCI中继器116通知PCI仲裁器111在初级PCI总线112正在完成次级PCI总线118上的突发序列时需要停止批准初级PCI总线112。在此同时，没有任何一个发起者能够访问次级PCI总线118，因为PCI中继器116在腾空它的写记入缓冲器210之前它不会撤离次级PCI总线118。侧带信号不再批准(NOMOGNTS_)强制仲裁器111停止批准请求。在NOMOGNTS_信号建立时，仲裁器111不使任何未断的批准信号，例如(GNT1)建立。当次级PCI总线118上的突发序列完成时(时钟10)，PCI中继器116撤消NOMOGNTS_信号。NOMOGNTS_信号撤消之后，PCI仲裁器111再次自由地发出批准信号。

在时钟6，中继器116接收第一个数据，在初级侧，使下一个事务处理用的数据和字节启动信号有效。然后，PCI中继器116建立IRDY_s来允许写数据事务处理发生。然后写传送继续到发起者完成或如图5所示在时钟9由PCI中继器通过建立STOP_p信号中断连接为止。若正如在本例中写记入缓冲器210接近其极限，则STOP_p信号建立。尽管PCI中继器116把额外的延迟加在事务处理上，有效的突发速率还是接近PCI总线的极限。

现参照图6，这里举例说明在初级PCI总线，诸如PCI总线112的主(单元)和次级PCI总线，诸如PCI总线118之间先有技术试图利用存储器读命令进行的突发读事务处理。虚线举例说明本发明已解决的不希望有的状态。

若初级PCI总线112上的主设备透过PCI中继器116(或先有技术的中继器)试图读多于一个DWORD(双字)，PCI中继器116将在单数据相(时钟7)之后结束事务处理，因为PCI中继器没有来自请求的主设备的下一组字节启动(信号)。主设备必须随后完成另一次事务处理来读剩余的数据。这样，事务处理被分割成多个单数据传送。

图6还示出次级总线批准信号(SBGNT_)。这种信号是由仲裁器，诸如仲裁器111提供的，用来启动次级总线仲裁器，诸如次级总线仲裁器206。正常情况下，SBGNT_信号在时钟2建立，以便允许次级仲裁器发出批准信号，诸如GNT2_。这样，一旦次级PCI总线118完成了事务处理(时钟5)，建立与GNT2_对应的请求的次级总线装置将拥有次级PCI总线(时钟6)。

因为PCI中继器116(和先有技术的中继器)的固有的延迟，次级PCI总线118上的事务处理可能在初级PCI总线准备好接收回应的事务处理之前(时钟6)开始，正如次级PCI总线在时钟6上开始的用虚线表示的事务处理所示。

为了防止这个问题发生，本发明的PCI中继器116一检测到存储器读命令就建立NOMOGNTS_信号(时钟3)，并且，FRAME_p保持在建立的状态，表示初级PCI总线112上的主设备想要突发读事务处理。NOMOGNTS_信号一直保持建立到PCI中继器116向初级PCI总线112上的主设备发信号(在时钟6建立的TRDY_p和STOP_p)要切断连接为止。这防止了仲裁器111和206在两个总线上事务处理都完成之前建立批准信号。若中继器116检测到主设备和目标都在同一个总线(亦即初级PCI总线112)上，则它在DEVSEL_p建立(未示出)之后立即撤消NOMOGNTS_信号，以允许仲裁器111象正常一样地对批准信号进行流水线处理。这样，PCI中继器116便处理读事务处理至非可预取区，在这里读事务处理被分割成多个单数据传送。

现参照图7，这里举例说明先有技术PCI中继器在存储器读一行和存储器读多个PCI命令的另一个问题。存储器读一行和存储器读多个PCI命令用来访问可预取的地址范围内的数据。图7举例说明一种初级PCI总线112上的主设备发起一次存储器读一行或存储器读多个命令的情况。先有技术中继器会在次级侧开始一个周期，并继续请求新数据直至它采样测定FRAME_p信号撤消为止。若目标给传送加上若干等待状态，从而使次级PCI总线保持忙状态，而同时初级PCI总线已被释放，开始另一个以初级PCI总线上的从属设备为目标(时钟10)的周期，就会出问题。在这种情况下，先有技术PCI中继器会丢失整个事务处理，因为在时钟12之前次级总线上的事务处理尚未结束。

现参照图8，这里举例说明按照本实施例有仲裁器干预的下行数据流突发读序列，解决了图6-7的问题。主设备在初级PCI总线112上向次级PCI总线118上的目标发起存储器读一行或存储器读多个命令。在时钟2，PCI中继器116在次级PCI总线118上发起命令。PCI中继器116把字节启动设置为全零，而不管请求主设备的字节启动，以读取所有的字节，而且在初级PCI总线112上的主设备之前读取(预取)(因为字节启动是不作流水线处理的)。在时钟5，因为所述事务处理不是在初级PCI总线112上以正译码方式请求的，PCI中继器116便确定，所述事务处理是向下行的，并建立信号NOMOGNTS_来通知PCI仲裁器111在次级PCI总线118结束它当前的事务处理之前清除初级PCI总线112上当前的批准信号(GNT1_)及随后的任何批准信号。在时钟12，当读在次级PCI总线118上完成时，撤消NOMOGNTS_信号。

PCI中继器116一检测到初级PCI总线112上最后一个数据相，就立即结束次级PCI总线118上的读预取。这最后一个数据相是由时钟8上FRAME_p信号的和时钟9上IRDY_p的撤消来指示的。当在时钟9 FRAME_s信号撤消时，PCI中继器116在时钟9用信号表明它在次级PCI总线118上的最后一个数据相已经完成。这样，初级PCI总线112上的主设备完成读过程，而同时PCI中继器116仍旧在从次级PCI总线118上读下一个双字(DWORD)。为了不违反PCI规程，PCI中继器保持次级PCI总线118上的C/BE[3∶0]s和IRDY_s信号直至时钟12最后一个数据相能够在次级PCI总线118上完成为止。当次级PCI总线118的读事务处理结束时，PCI中继器116检测到最后一个数据相之后，中继器116驱动AD[31∶0]p和C/BE[3∶0]p总线至有效状态(从时钟11直至时钟12)。因此，PCI中继器116试图通过请求更多的数据来停留在发出请求的主设备之前。不用的数据被PCJ中继器116抛弃。

上行事务处理是从次级PCI总线118发起而以初级PCI总线112的装置为目标的事务处理。PCI中继器116处理上行事务处理的方法除少数例外之外和处理下行事务处理的方法相同。PCI中继器116不响应上行配置周期。

PCI中继器116面临的一个问题是如何确定哪一个周期是向上行的，而哪一个周期是向下行的。可以有两个解决方案。在第一个方案中，只在下行事务处理过程中才使PCI到ISA的桥的负译码逻辑有效。PCI中继器116广播每一个由次级PCI总线118向初级PCI总线112发起的事务处理。若事务处理不是由次级PCI总线118以正译码方式要求的，便是PCI中继器116以负译码方式要求的。这样，事务处理被送往上行，但是，次级PCI总线118上的装置和ISA总线上的装置之间的对等事务处理是不可得的。在第二个方案中，PCI中继器116使次级PCI总线118上的操作停止，并把事务处理回应到初级PCI总线112。若目标在初级PCI总线112上，则所述目标以正译码方式要求所述事务处理。若所述事务处理不是由初级PCI总线112的代理电路以正译码方式要求的，则PCI中继器116以负译码方式要求所述事务处理，在次级PCI总线118上运行它。若目标是ISA装置，则PCI至ISA桥122从次级PCI总线118以负译码方式要求所述事务处理。这个最佳的方案具有处理总线层次结构的优点。

图9-12对应于第一方案。在这些图中阐明而在下面将要说明的原理同样适用于存储器或I/O事务处理。现参照图9，这里举例说明两个在次级PCI总线118发起而在初级PCI总线112结束的单DWORD(双字)事务处理。第一个事务处理是初级PCI总线112上的装置以中速译码定时以正译码方式要求的写事务处理，而第二个事务处理是利用中速译码定时要求的读事务处理。第一个上行事务处理是在时钟1在次级PCI总线118上开始的。所述事务处理在时钟2向上行回应到初级PCI总线112。PCI中继器116检测到FRAME_s在时钟3已撤消，便确定这是一个单数据相事务处理，并建立IRDY_p来使写事务处理得以完成。所述事务处理在时钟4利用中速译码定时以正译码方式在初级PCI总线112上译码的。PCI中继器116一检测到DEVSEL_p在时钟5建立，它就在保持从属信号(TRDY_p和STOP_p)的同时，把DEVSEL_p的状态复制到DEVSEL_s上。

上行读事务处理遵循类似的方法。事务处理在时钟7在初级PCI总线118开始，并在时钟8回应到初级PCI总线112。所述事务处理在时钟10在初级PCI总线112被接收，而DEVSEL_s在时钟11被回应到次级PCI总线118。在时钟12，目标把所要求的数据放在初级PCI总线112上，并建立TRDY_p来结束事务处理。在时钟13，AD[31∶0]p和TRDY_p被回应到次级PCI总线118。

现参照图10，这里举例说明跟在目标重试读事务处理之后的目标断开写事务处理。因为PCI中继器16不记入单数据相的事务处理，所以PCI中继器116处理上行目标断开和重试的处理方法和处理下行事务处理相同。在时钟4，初级PCI总线112上的目标用信号指示断开，而这又在时钟5由PCI中继器116回应到次级PCI总线118的发起者。类似地，重试在时钟12由初级PCI总线112上的目标用信号指示，而它又在时钟13由PCI中继器116回应到次级PCI总线118的发起者。

现参照图11和12，这里分别举例说明上行数据流突发写序列和上行读序列。上行数据流突发事务处理与下行数据流突发事务处理相似之处在于，仲裁器111不应在当前事务处理完成之前把PCI总线112和118批准给任何代理电路。这是用NOMOGNTS_信号的建立来实现的，PCI中继器116一确定这个在次级PCI总线118上发起的事务处理已被次级PCI总线118上的目标接收之后就立即建立NOMOGNTS_信号。初级PCI总线112上的目标如时钟3处所示以高速译码定时建立DEVSEL_p信号来指示它已接收所述事务处理。正如时钟4-11所示，在所述事务处理在初级PCI总线112上完成之前，NOMOGNTS_信号保持建立。在这些例子中可以看出，甚至在初级PCI总线112上的目标在接收到最后写周期之前插入等待状态(图11的时钟8-9和图12的时钟9)的同时，信号NOMOGNTS_仍旧建立。

图13-15对应于第二方案。图13举例说明一个在初级PCI总线112上以正译码方式要求的上行单数据相写事务处理。图14举例说明一个不是在初级PCI总线112上或在次级PCI总线118上以正译码方式要求的，而是在ISA总线128上以负译码方式要求的上行单数据相写事务处理。在这些图中举例说明的原理同样适用于存储器和I/O事务处理。在图13中，事务处理在次级PCI总线118上在时钟18开始，并在时钟2回应到初级PCI总线112。

为使将来的初级总线目标有足够的时间来响应，次级PCI总线118上的时钟(CLK)在时钟2结束时由时钟禁止(CLK_DIS)信号停止两个PCI时钟周期。两个时钟延迟使事务处理可以在ISA至PCI桥以负译码方式要求事务处理之前，让初级PCI总线112上的目标或次级PCI总线118上的目标要求事务处理。初级总线代理电路在时钟3，4或5上可以通过建立DEVSEL_p要求事务处理。次级总线代理电路在时钟2，5或6上可以通过建立DEVSEL_s要求事务处理。在时钟4结束处CLK再次开始。

在图13中，初级总线目标以低速译码定时通过建立DEVSEL_p在时钟5要求事务处理。在时钟6，PCI中继器检测到DEVSEL_p已建立，并把DEVSEL_p和TRDY_p回应到次级PCI总线118上，事务处理在次级PCI总线118上结束--就是说，它不会被ISA至PCI桥122负译码。

现转向图14，事务处理在次级PCI总线118上在时钟1开始，并在时钟2回应到初级PCI总线112，以便让初级总线装置200的传统逻辑电路能够确定所述地址范围是否对应于初级PCI总线112上的目标。次级PCI总线的时钟(CLK)象图13一样再次停止两个时钟。但是，这次事务处理不是在初级PCI总线112上要求的。在时钟6，PCI中继器116检测到DEVSEL_p的反相状态，便确定目标不在初级PCI总线112上，并建立DEVSEL_p，以便以负译码方式从初级PCI总线112要求事务处理。在次级PCI总线118上也未要求所述事务处理。在时钟7，PCI中继器116检测到DEVSEL_s仍未建立，并以中速译码定时建立DEVSEL_p，因而确定目标在ISA总线128上。在时钟7，ISA至PCI桥检测到DEVSEL_s仍未建立，并建立DEVSEL_p，以便以负译码方式要求事务处理。所述事务处理象一般情况一样在时钟9完成。这样，事务处理的目标是透明地确定的，而不要求在PCI中继器116上含有任何专门的地址译码逻辑。

现参照图15，其中举例说明上行可预取突发读序列。在这第二个方案中，上行数据流突发事务处理与下行数据流突发事务处理相似之处在于，在当前事务处理完成之前，仲裁器111不应把PCI总线112和118批准给任何一个代理电路。事务处理在时钟1在次级PCI总线上开始，并在时钟2回应给初级PCI总线112，以确定目标是否在初级总线上。字节启动C/BE[3∶0]p被强制为零，使得预取能够发生。IRDY_s由次级总线118上的发起者在时钟2建立，并在时钟3回应给初级总线112。

在初级PCI总线112上预期的目标正在对所述事务处理译码的同时，次级PCI总线的PCI时钟(CLK)由PCI中继器116停止两个时钟。在时钟5，次级PCI总线时钟再次开始。初级PCI总线112通过在时钟4建立DEVSEL_p来接收事务处理，而PCI中继器116在时钟5把信号(DEVSEL_s)回应到次级总线。这样，次级PCI总线118的负译码代理电路假定所述事务处理是在次级总线118以正译码方式要求的。

在时钟5，PCI中继器116检测到FRAME_p和DEVSEL_p已建立，并建立NOMOGNTS_作响应，以预防仲裁器111在初级PCI总线112上当前序列完成之前把PCI总线批准给次级总线的发起者。在时钟9，PCI中继器116检测到突发读序列已完成，并撤消NOMOGNTS_信号作为响应。

若突发读序列尚未被初级PCI总线112上的目标要求，则所述序列会被次级PCI总线118上的目标要求。通过在次级PCI总线118运行所述事务处理之前为在初级总线上译码而首先发送上行事务处理，PCI中继器116可以使用PCI装置固有的地址译码逻辑。这样，PCI中继器116不必作任何专门的上行或下行译码来处理这些事务处理。

本发明的上述公开和描述是说明性的和示范性的，在不离开本发明的精神的情况下，对所举例说明的电路和结构以及操作方法的大小、形状、材料、组件、电路元件、接线连接及接点以及细节都可以作各种各样的改变。

Claims

1.一种在耦合于第一总线的发起者和耦合于第二总线的目标之间传递事务处理的方法，其特征在于所述方法包括以下步骤：

(a)检测设置在第一总线上的发起者开始事务处理的指示，所述发起者指示包括帧指示和发起者就绪指示；

(b)把所述发起者指示中继到第二总线，直至所述事务处理在第二总线上完成为止，但若所述事务处理是突发写事务处理，则在目标就绪指示被中继到第一总线之前要防止所述发起者就绪指示被中继；

(c)检测设置在第二总线上的目标指示，以响应该中继的发起者指示，所述目标指示包括目标就绪指示；以及

(d)把所述目标指示中继到第一总线，直至所述事务处理在第一总线上完成为止。

2.权利要求1的方法，其特征在于：

对这两总线的访问由来自仲裁器的批准指示来指示，

所述方法还包括步骤：

(e)在所述事务处理在这两个总线上都完成之前，防止所述仲裁器发出任何批准指示。

3.权利要求1的方法，其特征在于：步骤(b)还包括步骤：

(f)若所述事务处理是突发读事务处理，则保持所述发起者就绪指示直至所述事务处理在第二总线上完成为止。

4.权利要求1的方法，其特征在于：所述发起者指示包括字节启动指示，而其中步骤(b)还包括步骤：

(g)若所述事务处理是可预取读事务处理，则在把字节启动指示中继到所述第二总线时强制字节启动指示为零。

5.权利要求1的方法，其特征在于：所述发起者指示包括命令/字节启动指示、地址指示，以及若所述事务处理为写事务处理，则所述发起者指示包括数据指示。

6.权利要求1的方法，其特征在于：所述目标指示包括停止指示和设备选择指示，以及若所述事务处理为读事务处理，则所述目标指示包括数据指示。

7.一种在耦合于第一总线的发起者和耦合于第二总线的目标之间传递事务处理的方法，其特征在于所述方法包括以下步骤：

(a)检测设置在第一总线上的发起者开始一个事务处理的指示，所述发起者指示包括帧指示和发起者就绪指示；

(b)把所述发起者指示中继到第二总线，直至所述事务处理在第二总线上完成为止；

(c)若所述事务处理是突发读事务处理，则保持所述发起者就绪指示直至所述事务处理在第二总线上完成为止；

(d)检测设置在第二总线上的目标指示，以响应该中继的发起者指示，所述目标指示包括目标就绪指示；以及

(e)把所述目标指示中继到第一总线，直至所述事务处理在第一总线上完成为止。

8.权利要求7的方法，其特征在于：对这两总线的访问由来自仲裁器的批准指示来指示，以及所述方法还包括步骤：

(f)在所述事务处理在这两个总线上都完成之前，防止所述仲裁器发出任何批准指示。

9.权利要求7的方法，其特征在于：步骤(b)还包括步骤：

(g)若所述事务处理是突发写事务处理，则在所述事务处理在第一总线上完成之前，防止所述发起者就绪指示被中继。

10.权利要求7的方法，其特征在于：所述发起者指示包括字节启动指示，以及步骤(b)还包括步骤：

(h)若所述事务处理是可预取读事务处理，则在把字节启动指示中继到所述第二总线时强制字节启动指示为零。

11.权利要求7的方法，其特征在于：所述发起者指示包括命令/字节启动指示、地址指示，以及若所述事务处理为写事务处理，则所述发起者指示包括数据指示。

12.权利要求7的方法，其特征在于：所述目标指示包括停止指示和设备选择指示，以及若所述事务处理为读事务处理，则所述目标指示包括数据指示。

13.一种在耦合于第一总线的发起者和耦合于第二总线的目标之间传递事务处理的方法，其特征在于所述方法包括以下步骤：

(c)检测设置在第二总线上的目标指示，以响应该中继的发起者指示，所述目标指示包括目标就绪指示和设备选择指示；

(d)把所述目标指示中继到第一总线，直至所述事务处理在第一总线上完成为止；以及

14.权利要求13的方法，其特征在于：步骤(b)还包括步骤：

(f)若所述事务处理是突发写事务处理，则在所述目标就绪指示中继到第一总线上之前，防止所述发起者就绪指示被中继。

15.权利要求13的方法，其特征在于：步骤(b)还包括步骤：

(g)若所述事务处理是突发读事务处理，则在所述事务处理在第二总线上完成之前，在第二总线上保持所述发起者就绪指示。

16.权利要求13的方法，其特征在于：所述发起者就绪指示包括字节启动指示，以及步骤(b)还包括步骤：

(h)若所述事务处理是可预取读事务处理，则在把字节启动指示中继到所述第二总线时强制使字节启动指示为零。

17.权利要求13的方法，其特征在于：所述发起者指示包括命令/字节启动指示、地址指示，以及若所述事务处理为写事务处理，则所述发起者指示包括数据指示。

18.权利要求13的方法，其特征在于：所述目标指示包括停止指示和设备选择指示，以及若所述事务处理为读事务处理，则所述目标指示包括数据指示。

19.一种总线中继器，用来把第一总线和第二总线耦合起来，第一总线用来让发起者耦合于其上，而第二总线用来让目标耦合于其上，其特征在于所述中继器包括：

检测信号并把信号从第一总线中继到第二总线用的第一总线装置；

所述第一总线装置可操作来检测设置在第一总线上的发起者开始事务处理的指示，所述发起者指示包括帧指示和发起者就绪指示；

所述第一总线装置可操作来把所述发起者指示中继到第二总线，直至所述事务处理在第二总线上完成为止，但若所述事务处理是突发写事务处理，则在目标就绪指示被中继到第一总线之前防止所述发起者就绪指示被中继；以及

检测信号并把信号从第二总线中继到第一总线用的第二总线装置；

所述第二总线装置可操作来检测设置在第二总线上的目标指示，以响应该中继的发起者指示，所述目标指示包括目标就绪指示；以及

所述第二总线装置可操作来把所述目标指示中继到第一总线，直至所述事务处理在第一总线上完成为止。

20.权利要求19的中继器，其特征在于：若所述事务处理是突发读事务处理，则所述第一总线装置可操作来在所述事务处理在第二总线上完成之前，在第二总线上保持所述发起者就绪指示。

21.权利要求19的中继器，其特征在于：若所述事务处理是可预取读事务处理，则所述第一总线装置可操作来在把字节启动指示中继到第二总线时强制字节启动指示为零。

22.权利要求19的中继器，其特征在于：所述发起者指示包括命令/字节启动指示、地址指示，以及若所述事务处理为写事务处理，则所述发起者指示包括数据指示。

23.权利要求19的中继器，其特征在于：所述目标指示包括停止指示和设备选择指示，以及若所述事务处理为读事务处理，则所述目标指示包括数据指示。

24.权利要求19的中继器，其特征在于还包括：

多个电压转换器，用来耦合到这些总线之中至少一个上，把信号从第一电压电平转换到第二电压电平。

25.一种总线中继器，用来把第一总线和第二总线耦合起来，第一总线用来让发起者耦合于其上，而第二总线用来让目标耦合于其上，其特征在于所述中继器包括：

所述第一总线装置可操作来检测设置在第一总线上的发起者开始事务处理的指示，所述发起者指示包括帧指示和发起者就绪指示；以及

所述第一总线装置可操作来把所述发起者指示中继到第二总线，直至所述事务处理在第二总线上完成为止，若所述事务处理是突发读事务处理，则保持发起者就绪指示直至所述事务处理在第二总线上完成为止；以及

26.权利要求25的中继器，其特征在于：若所述事务处理是突发写事务处理，则所述第一总线装置还可操作来在目标就绪指示被中继到第一总线之前防止所述发起者就绪指示被中继。

27.权利要求25的中继器，其特征在于：所述发起者就绪指示包括字节启动指示，若所述事务处理是可预取指读事务处理，则所述第一总线装置还可操作来在把字节启动指示中继到所述第二总线时强制使字节启动指示为零。

28.权利要求25的中继器，其特征在于：所述发起者指示包括命令/字节启动指示、地址指示，而其中若所述事务处理为写事务处理，则所述发起者指示包括数据指示。

29.权利要求25的中继器，其特征在于：所述目标指示包括停止指示和设备选择指示，以及若所述事务处理为读事务处理，则所述目标指示包括数据指示。

30.权利要求25的中继器，其特征在于还包括：

31.一种总线中继器，用来把第一总线和第二总线耦合起来，第一总线用来让发起者耦合于其上，而第二总线用来让目标耦合于其上，对总线的访问由来自仲裁器的批准指示来指示，其特征在于所述中继器包括：

所述第一总线装置可操作来把所述发起者指示中继到第二总线，直至所述事务处理在第二总线上完成为止；以及

在所述事务处理在两个总线上都完成之前，所述第一总线装置可操作来防止所述仲裁器发出任何批准指示；

32.权利要求31的中继器，其特征在于：若所述事务处理是突发写事务处理，则所述第一总线装置还可操作来在目标就绪指示被中继到第一总线之前防止所述发起者就绪指示被中继。

33.权利要求31的中继器，其特征在于：若所述事务处理是突发读事务处理，则所述第一总线装置可操作来在所述事务处理在这第二总线上完成之前，在所述第二总线上保持所述发起者就绪指示。

34.权利要求31的中继器，其特征在于：所述发起者指示包括字节启动指示，而若所述事务处理是可预取指读事务处理，则所述第一总线装置可操作来在把字节启动指示中继到所述第二总线时强制字节启动指示为零。

35.权利要求31的中继器，其特征在于：所述发起者指示包括命令/字节启动指示、地址指示，以及若所述事务处理为写事务处理，则所述发起者指示包括数据指示。

36.权利要求31的中继器，其特征在于：所述目标指示包括停止指示和设备选择指示，以及若所述事务处理为读事务处理，则所述目标指示包括数据指示。

37.权利要求31的中继器，其特征在于还包括：

38.一种计算机系统，它包括

用来让发起者耦合于其上的第一总线，

用来让目标耦合于其上第二总线，

耦合在这些总线之一上的处理器；

耦合在这些总线之一上的硬盘驱动器系统；以及

用来把所述第一总线和所述第二总线耦合起来的中继器，

其特征在于所述中继器包括：

检测信号并把信号从所述第一总线中继到所述第二总线用的第一总线装置；

所述第一总线装置可操作来检测设置在所述第一总线上的发起者开始事务处理的指示，所述发起者指示包括帧指示和发起者就绪指示，但若所述事务处理是突发写事务处理，则在目标就绪指示被中继到所述第一总线之前，防止发起者就绪指示被中继；以及

检测信号并把信号从所述第二总线中继到所述第一总线用的第二总线装置；

所述第二总线装置可操作来把所述目标指示中继到所述第一总线，直至所述事务处理在所述第一总线上完成为止。

39.权利要求38的系统，其特征在于还包括：

耦合到这些总线上的仲裁器，用来批准对这些总线的访问，其中若所述仲裁器检测到透过所述中继器的突发事务处理，则所述仲裁器停止提供所述批准指示，直至所述突发事务处理在两个总线上都完成为止。

40.权利要求38的计算机系统，其特征在于：若所述事务处理是突发读事务处理，则所述第一总线装置还可操作来在所述第二总线上保持所述发起者就绪指示，直至所述事务处理在所述第二总线上完成为止。

41.权利要求38的计算机系统，其特征在于：所述发起者指示包括字节启动指示，若所述事务处理是可预取读事务处理，则所述第一总线装置还可操作来在把字节启动指示中继到所述第二总线时强制字节启动指示为零。

42.权利要求38的计算机系统，其特征在于：所述发起者指示包括命令/字节启动指示、地址指示，以及若所述事务处理为写事务处理，则所述发起者指示包括数据指示。

43.权利要求38的计算机系统，其特征在于：所述目标指示包括停止指示和设备选择指示，以及若所述事务处理为读事务处理，则所述目标指示包括数据指示。

44.权利要求38的中继器，其特征在于还包括：

多个电压转换器，用来耦合到这些总线中至少一个上，把信号从第一电压电平转换到第二电压电平。

45.一种计算机系统，它包括：

用来让发起者耦合于其上的第一总线，

用来让目标耦合于其上第二总线，

耦合在这些总线之一上的处理器；

耦合在这些总线之一上的硬盘驱动器系统；以及

用来把第一总线和第二总线耦合起来的中继器，

其特征在于所述中继器包括：

所述第一总线装置可操作来把所述发起者指示中继到第二总线，直至所述事务处理在第二总线上完成为止，若所述事务处理是突发读事务处理，则在所述事务处理在第二总线上完成之前，在第二总线上保持所述发起者就绪指示；以及

46.权利要求45的计算机系统，其特征在于还包括：

耦合到这些总线上的仲裁器，用来提供批准指示，以批准对这些总线的访问，其中若所述仲裁器检测到透过所述中继器的突发事务处理，则所述仲裁器停止提供所述批准指示，直至所述突发事务处理在两个总线上都完成为止。

47.权利要求45的计算机系统，其特征在于：若所述事务处理是突发写事务处理，则所述第一总线装置还可操作来在目标就绪指示被中继到第一总线之前防止所述发起者就绪指示被中继。

48.权利要求45的计算机系统，其特征在于：所述发起者指示包括字节启动指示，若所述事务处理是可预取读事务处理，则所述第一总线装置还可操作来在把字节启动指示中继到所述第二总线时强制字节启动指示为零。

49.权利要求45的计算机系统，其特征在于：所述发起者指示包括命令/字节启动指示、地址指示，以及若所述事务处理为写事务处理，则所述发起者指示包括数据指示。

50.权利要求45的计算机系统，其特征在于：所述目标指示包括停止指示和设备选择指示，以及若所述事务处理为读事务处理，则所述目标指示包括数据指示。

51.权利要求45的中继器，其特征在于还包括：

52.一种计算机系统，它包括：

用来让发起者耦合于其上的第一总线，

用来让目标耦合于其上第二总线，

耦合在这些总线之一上的处理器；

耦合在这些总线之一上的硬盘驱动系统；

用来批准对这些总线的访问的仲裁器；以及

用来把所述第一总线和所述第二总线耦合起来的中继器，

其特征在于所述中继器包括：

所述第一总线装置可操作来检测设置在所述第一总线上的发起者开始事务处理的指示，所述发起者指示包括帧指示和发起者就绪指示；

所述第一总线装置可操作来把所述发起者指示中继到所述第二总线，直至所述事务处理在所述第二总线上完成为止；以及

所述第一总线装置还可操作来防止所述仲裁器在所述事务处理在两个总线上都完成之前提供任何批准指示；以及

所述第二总线装置可操作来检测设置在所述第二总线上的目标指示，以响应该中继的发起者指示，所述目标指示包括目标就绪指示；以及

53.权利要求52的计算机系统，其特征在于：若所述事务处理是突发写事务处理，则所述第一总线装置还可操作来在目标就绪指示被中继到所述第一总线之前，防止发起者就绪指示被中继。

54.权利要求52的计算机系统，其特征在于：若所述事务处理是突发读事务处理，则所述第一总线装置还可操作来在保持所述发起者就绪指示，直至所述事务处理在所述第二总线上完成为止。

55.权利要求52的计算机系统，其特征在于：所述发起者指示包括字节启动指示，若所述事务处理是可预取读事务处理，则所述第一总线装置还可操作来在把字节启动指示中继到所述第二总线时强制字节启动指示为零。

56.权利要求52的计算机系统，其特征在于：所述发起者指示包括命令/字节启动指示、地址指示，以及若所述事务处理为写事务处理，则所述发起者指示包括数据指示。

57.权利要求52的计算机系统，其特征在于：所述目标指示包括停止指示和设备选择指示，以及若所述事务处理为读事务处理，则所述目标指示包括数据指示。

58.权利要求52的中继器，其特征在于还包括：