CN1192296C

CN1192296C - 可弹性使用sdram和ddram的主机板及计算机系统

Info

Publication number: CN1192296C
Application number: CNB011203021A
Authority: CN
Inventors: 张乃舜
Original assignee: Via Technologies Inc
Current assignee: Via Technologies Inc
Priority date: 2001-07-10
Filing date: 2001-07-10
Publication date: 2005-03-09
Anticipated expiration: 2021-07-10
Also published as: CN1365036A

Abstract

本发明是一种弹性同步动态随机存储器及双倍数据速率动态随机存储器的主机板及计算机系统。通过将电压调节器及复数个终端电阻放置于终端电路模块上，节省计算机系统主机板的印刷电路板面积，降低生产成本。选择使用双倍数据速率动态随机存储器模块时，需将终端电路模块插入内存模块插槽中，以提供双倍数据速率动态随机存储器存取所需的终端电压及终端电阻。使用双倍数据速率动态随机存储器时，主机板也需提供差动时钟信号。通过本发明的差动时钟发生装置，当检测到双倍数据速率动态随机存储器所输出的参考电压值时，即令差动时钟发生装置产生差动时钟信号供双倍数据速率动态随机存储器模块使用。

Description

可弹性使用SDRAM和DDRAM的主机板和计算机系统

技术领域

本发明涉及一种个人计算机系统，且特别涉及一种个人计算机系统可弹性使用同步动态随机存储器及双倍数据速率的动态随机存储器的主机板及计算机系统。

背景技术

现在一般的个人计算机系统中，主要是由主机板、接口卡与外围设备组成，其中主机板可以说是计算机系统的心脏。在主机板上，除了有中央处理器(Central Processing Unit，简称CPU)、控制芯片组(chipset)及可供安装接口卡的插槽外，尚有数个可安装内存模块的内存插槽(memory module slot)，其可以根据用者的需要，安装不同数量的内存模块(memorymodule)，一个内存模块是由数个内存组件组成的。

一般在个人计算机所使用的内存，如同步动态随机存储器(synchronous dynamic random access memory，SDRAM)，其操作是响应于系统时钟信号的上升缘来进行数据的存取操作控制的。而将存储器操作在双倍数据速率(double data rate，DDR)的模式下时，内存便可以在系统时钟信号的上升缘与下降缘来进行数据的存取操作控制，如此便可以加速内存的速度。

同步动态随机存储器SDRAM与双倍数据速率动态随机存储器DDRAM的运作差别如下：(1)SDRAM使用正常时钟信号，而DDRAM使用差动(differential)时钟信号；(2)SDRAM的V_DD＝3.3V，DDRAM的V_DD＝3.3V，V_DDQ＝2.5V；(3)SDRAM不需要参考电压，DDRAM需要参考电压，其值为1/2V_DDQ；(4)SDRAM所接的数据总线是一般CMOS逻辑，而DDRAM所接的数据总线是串行终端逻辑(series stubterminated logic 2，STTL_2)；(5)SDRAM所接的数据总线不需要使用终端电压(terminated voltage，V_TT)，而DDRAM所接的数据总线需要使用一V_TT终端电压以吸收反射电波；(6)SDRAM所接的数据总线不需要使用提升电阻(pull-up resistor)，而DDRAM所接的数据总线需要使用提升电阻。DDRAM的优于SDRAM的则是其双倍数据速率。

目前使用DDRAM的计算机皆为较高价的计算机，例如网络服务器(server)或较高级的个人计算机，其主机板所提供的内存模块插槽大部分都只支持DDRAM。或是市面上有些主机板所使用的控制芯片组(chip set)支持SDRAM/DDRAM两种内存模块，但是主机板只能选择支持一种内存模块，例如SDRAM内存模块或DDRAM内存模块。但因为DDRAM内存模块所接的数据总线是串行终端逻辑(STTL_2)，因此需要提供V_TT终端电压的电压调节器(voltage regulator)及复数个提升电阻(pull up resistor)以吸收反射电波，这些零件皆须放置于主机板上。因此即使控制芯片组支持SDRAM/DDRAM内存模块，也只能在生产时选择一种生产。即支持SDRAM的主机板，或支持DDRAM的主机板，两者无法共享，使控制芯片组的功能无法充分发挥。当生产支持DDRAM的主机板时，需将电压调节器及复数个提升电阻等这些零件放置于主机板上。主机板的印刷电路板(PCB)的面积将因而增加，造成主机板成本增加。

请参照图1，是公知的支持DDRAM内存模块的计算机主机板的零件布置示意图。公知的支持DDRAM内存模块的计算机主机板100上包括有：一CPU插槽101、一控制芯片组102、一差动时钟发生装置103、复数个内存模块插槽104～107、一电压调节器108、复数个终端电阻109、复数个PCI插槽112～114及复数个ISA插槽110～111。其中CPU插槽101是供插入CPU的插槽；控制芯片组102是支持DDRAM内存模块的控制芯片组；差动时钟发生装置103用以产生DDRAM内存模块所需的差动时钟信号；复数个内存模块插槽104～107供放置复数个DDRAM内存模块；电压调节器108用于供应DDRAM内存模块所接的数据总线所需的终端电压；复数个终端电阻109用以吸收DDRAM内存模块所接的数据总线传输线的电波。复数个PCI插槽112～114供放置复数个PCI接口卡；复数个ISA插槽110～111供放置复数个ISA接口卡。

请再参照图1，该主机板100支持DDRAM内存模块。因此将复数个终端电阻109及电压调节器108放置于主机板100的印刷电路板上，造成印刷电路板的面积增加。如图1所示，其印刷电路板的长度为20cm。且公知的主机板100只能支持DDRAM内存模块，不同时支持SDRAM内存模块。而目前DDRAM内存模块价格较SDRAM内存模块高。造成DDRAM内存模块只适用于较高级的计算机系统，例如网络服务器，并无法普及。

发明内容

有鉴于此，本发明提供一种可弹性使用同步动态随机存储器及双倍数据速率动态随机存储器的主机板，让使用者可弹性使用同步动态随机存储器模块及双倍数据速率动态随机存储器模块。

本发明的第一目的是提出一种可弹性使用同步动态随机存储器双倍数据速率动态随机存储器的主机板，让使用者在同一片主机板上视需要选择使用SDRAM内存模块或DDRAM内存模块。

本发明的第二目的是提出一种终端电路模块，让主机板生产厂商可将使用DDRAM内存模块时数据总线所需的电压调节器及复数个提升电阻放置于一终端电路模块上，以节省主机板的印刷电路板的面积。

本发明的第三目的是提出一种内存模块，此内存模块的接脚例如是184线，但不限于184线。让内存模块生产厂商可将SDRAM内存放置于原使用DDRAM内存的内存模块，使SDRAM内存也可使用于支持184线内存模块插槽的主机板。

本发明所公开的一种可弹性使用同步动态随机存储器及双倍数据速率动态随机存储器的主机板及计算机系统，其简述如下；一种可弹性使用同步动态随机存储器及双倍数据速率动态随机存储器的系统，是将使用DDRAM内存模块时所需的电压调节器及复数个提升电阻放置于一终端电路模块上。当选择使用DDRAM内存模块时，首先将DDRAM内存模块置于复数个内存模块插槽的中，再在DDRAM内存模块的后一个内存模块插槽内插上此终端电路模块。此时DDRAM内存模块的参考电压脚将会产生一参考电压值，此参考电压值将会送至电压检测电路，经与参考电压值比较后产生一比较结果，此比较结果将被送至时钟发生器(clock generator)以产生DDRAM内存模块所需的差动时钟(differential clock)信号，并送至控制芯片组以通知控制芯片组产生DDRAM内存模块所需的相关信号。如此将使系统的主机板的印刷电路板面积缩小，并使主机板可选择的使用SDRAM内存模块或DDRAM内存模块。

本发明的一种可弹性使用同步动态随机存储器及双倍数据速率动态随机存储器的主机板，设有支持SDRAM/DDRAM两种内存模块的控制芯片组。并将使用DDRAM内存模块时数据总线所需的电压调节器及复数个提升电阻放置于一终端电路模块上，以节省主机板的印刷电路板面积。当使用SDRAM内存模块时，则需在所有内存模块插槽内插上SDRAM内存模块；当选择使用DDRAM内存模块时，首先将DDRAM内存模块置于复数个内存模块插槽之中，再在DDRAM内存模块的后一个内存模块插槽内插上此终端电路模块。如此可在同一片主机板上选择使用SDRAM内存模块或DDRAM内存模块。

本发明的一种终端电路模块，可应用于主机板，其主机板具有复数个内存模块插槽，每一内存模块插槽具有复数个信号线。此终端电路模块包括：印刷电路板，可插在复数个内存模块插槽中的任意一个，以提供终端电路模块与复数个内存模块插槽的电气连接；电压调节器，置放于印刷电路板上，用以提供终端电压；以及复数个终端电阻，置放于印刷电路板上，耦接至电压调节器，终端电阻的一端连接至信号线，另一端连接至终端电压。其中复数个内存模块插槽是符合JEDEC标准184线规格或224线规格的内存模块插槽。这些内存模块插槽还包括参考电压脚。当终端电路模块插于复数个内存模块插槽中的任意一个时，电压调节器将提供符合JEDEC标准中SSTL 2总线规格的参考电压值范围的参考电压至参考电压脚。

本发明的一种内存模块，可应用于主机板。此主机板具有内存模块插槽，此内存模块包括：印刷电路板，可插在内存模块插槽内；以及复数个同步动态随机存储器，置于印刷电路板上。其中内存模块插槽是符合JEDEC标准184线规格或224线规格的内存模块插槽。

附图说明

图1是公知支持DDRAM内存模块的计算机主机板的零件布置示意图；

图2是本发明支持SDRAM/DDRAM内存模块的计算机主机板的零件布置示意图；

图3是本发明将电压调节器及复数个终端电阻放置于主机板外的一终端电路模块的零件布置示意图；

图4是本发明将SDRAM放置于184线内存模块的零件布置示意图；

图5是本发明的差动时钟发生装置的方框图；

图6A是本发明的经过耦接电阻激活差动时钟发生装置的方框图；

图6B是本发明的经过跳线器激活差动时钟发生装置的方框图；

图7A是本发明的经过输入/输出端口及耦接电阻激活差动时钟发生装置的方框图；

图7B是本发明的经过输入/输出端口及跳线器激活差动时钟发生装置的方框图。

图中标号分别为：

100：公知的主机板

101：CPU插槽

102：控制芯片组

103：差动时钟发生装置

104～107：内存模块插槽

108：电压调节器

109：终端电阻

110～111：ISA插槽

112～114：PCI插槽

200：本发明的主机板

201：CPU插槽

202：控制芯片组

2021：输入/输出端口

203：差动时钟发生装置

2031：电压比较器

2032：时钟发生器

204～207：内存模块插槽

210～211：ISA插槽

212～214：PCI插槽

300：终端电路模块

301：印刷电路板

400：184线内存模块

401：印刷电路板

402：SDRAM

701：中央处理单元

702：输入/输出端口

R1、R2、R3、R4：电阻

J1、J2：跳线器

具体实施方式

请参照图2，是本发明支持SDRAM/DDRAM内存模块的主机板的零件布置示意图。本发明的主机板200包含：一CPU插槽201、一控制芯片组202、一差动时钟发生装置203、复数个内存模块插槽204～207、复数个PCI插槽212～214及复数个ISA插槽210～211。其中CPU控制芯片组202、一差动时钟发生装置203、复数个内存模块插槽204～207、复数个PCI插槽212～214及复数个ISA插槽210～211。其中CPU插槽201、复数个内存模块插槽204～207、复数个PCI插槽212～214及复数个ISA插槽210～211的功能同上述图1所述。控制芯片组202提供支持使用SDRAM及DDRAM两种内存模块的能力。使用者可视需要而决定所要使用的内存模块。差动时钟发生装置203将视使用的内存模块产生使用DDRAM内存模块所需的差动时钟信号或使用SDRAM所需的正常时钟信号。本发明将复数个终端电阻109及电压调节器108放置于主机板200外的一终端电路模块300上。当选择使用DDRAM内存模块时，再将此终端电路模块300插置于复数个内存模块插槽204～207的任意一个。如此即可节省印刷电路板的面积。如图2所示，本发明的主机板200的印刷电路板长度缩短为19cm。

本发明的主机板200，其中复数个内存模块插槽204～207上皆包括一参考电压脚，这些参考电压脚并联在一起。其中的差动时钟发生装置203耦接于复数个内存模块插槽204～207的参考电压脚。用以检测这些参考电压脚上的电压是否符合一参考电压值。当符合参考电压值时，产生一差动时钟信号。当不符合该参考电压值时，产生一正常时钟信号。其中的控制芯片组202耦接于差动时钟发生装置203的输出。当符合参考电压值时，控制芯片组202操作在一双倍数据速率模式(DDR mode)，以存取DDR内存模块。当不符合参考电压值时，该控制芯片组操作在一正常数据速率模式(SDRAM mode)，以存取SDRAM内存模块。其中的复数个内存模块插槽204～207符合JEDEC标准的184线规格或224线规格的内存模块插槽，而其中参考电压值符合JEDEC标准中SSTL_2总线规格的参考电压值范围。此参考电压值，例如为1.25V。但此参考电压值并不限于1.25V。熟悉该技术的人员，在不脱离本发明的精神和范围内，可作各种的更动与润饰。

请参照图3，是本发明将电压调节器及复数个终端电阻放置于主机板外的一终端电路模块的零件布置示意图。本发明的终端电路模块300，可应用于主机板200中。其主机板200具有复数个内存模块插槽204～207，每一内存模块插槽具有复数个信号线。此终端电路模块300包括：印刷电路板301，可插于复数个内存模块插槽204～207中的任意一个，以提供终端电路模块300与复数个内存模块插槽204～207的电气连接；电压调节器108，置放于印刷电路板301上，用以提供终端电压；以及复数个终端电阻109，置放于印刷电路板301上，耦接至电压调节器108，终端电阻109的一端连接至信号线，另一端连接至终端电压。其中复数个内存模块插槽204～207是符合JEDEC标准的184线规格或224线规格的内存模块插槽。这些内存模块插槽204～207还包括参考电压脚。当终端电路模块300插于复数个内存模块插槽204～207中的任意一个时，电压调节器108将提供符合JEDEC标准中SSTL_2总线规格的参考电压值范围的参考电压至参考电压脚。此参考电压的值，例如为1.25V。然此参考电压值并不限于1.25V。熟悉该技术的人员，在不脱离本发明的精神和范围内，可作各种的更动与润饰。

请参照图4，是本发明将SDRAM放置于184线内存模块的零件布置示意图。本发明的内存模块400，可应用于主机板200中，主机板200具有184线的内存模块插槽204～207，此内存模块400包括：印刷电路板401，可插于内存模块插槽204～207中；以及复数个同步动态随机存储器402，置于该印刷电路板401上。其中内存模块插槽400符合JEDEC标准184线规格的内存模块插槽。公知的184线内存模块只适用于DDRAM，因此主机板200支持DDRAM内存模块时，其内存插槽204～207将只支持184线的内存模块。而SDRAM 402只能放置在168线的内存模块上。因此市面上是看不到在184线内存模块上放置SDRAM 402的作法。本发明的目的是将SDRAM 402放置在184线内存模块上，使184线内存模块也能使用SDRAM 402。表一所示为184线DDRAM内存模块的脚位图。本发明将SDRAM放置于184线内存模块的作法，并不是限制本发明只适用于184线内存模块，其它例如168线或224线的内存模块皆是本发明所保护的范围。

表一：184线DDRAM内存模块的脚位图

Pin#	Name	Pin#	Name	Pin#	Name	Pin#	Name
Pin#	Name	Pin#	Name	Pin#	Name	Pin#	Name	1	Vref	48	A0	94	DQ4	141	A10
2	DQ0	49	CB2	95	DQ5	142	CB6	1	Vref	48	A0	94	DQ4	141	A10
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12	DQ8	58	Vss	105	DQ12	151	DQ39	11	Vss	57	DQ34	104	Vddq	150	DQ38
12	DQ8	58	Vss	105	DQ12	151	DQ39	13	DQ9	59	BA0	106	DQ13	152	Vss
14	DQS1	60	DQ35	107	DM1	153	DQ44	13	DQ9	59	BA0	106	DQ13	152	Vss
14	DQS1	60	DQ35	107	DM1	153	DQ44	15	Vddq	61	DQ40	108	Vdd	154	/RAS
16	CK0	62	Vsdq	109	DQ14	155	DQ45	15	Vddq	61	DQ40	108	Vdd	154	/RAS
16	CK0	62	Vsdq	109	DQ14	155	DQ45	17	/CK0	63	/WE	110	DQ15	156	Vddq
18	Vss	64	DQ41	111	CKE1	157	/CS0	17	/CK0	63	/WE	110	DQ15	156	Vddq
18	Vss	64	DQ41	111	CKE1	157	/CS0	19	DQ10	65	/CAS	112	Vddq	158	/CS1

20	DQ11	66	Vss	113	BA2	159	DM5
20	DQ11	66	Vss	113	BA2	159	DM5	21	CKE0	67	DQS5	114	DQ20	160	Vss
22	Vddq	68	DQ42	115	A12	161	DQ46	21	CKE0	67	DQS5	114	DQ20	160	Vss
22	Vddq	68	DQ42	115	A12	161	DQ46	23	DQ16	69	DQ43	116	Vss	162	DQ47
24	DQ17	70	Vdd	117	DQ21	163	Nc/cs3	23	DQ16	69	DQ43	116	Vss	162	DQ47
24	DQ17	70	Vdd	117	DQ21	163	Nc/cs3	25	DQS2	71	Nc/cs2	118	A11	164	Vddq
26	Vss	72	DQ48	119	DM2	165	DQ52	25	DQS2	71	Nc/cs2	118	A11	164	Vddq
26	Vss	72	DQ48	119	DM2	165	DQ52	27	A9	73	DQ49	120	Vdd	166	DQ53
28	DQ18	74	Vss	121	DQ22	167	Nc，Feten	27	A9	73	DQ49	120	Vdd	166	DQ53
28	DQ18	74	Vss	121	DQ22	167	Nc，Feten	29	A7	75	/CK2	122	A8	168	Vdd
30	Vddq	76	CK2	123	DQ23	169	DM6	29	A7	75	/CK2	122	A8	168	Vdd
30	Vddq	76	CK2	123	DQ23	169	DM6	31	DQ19	77	Vddq	124	Vss	170	DQ54
32	A5	78	DQS6	125	A6	171	DQ55	31	DQ19	77	Vddq	124	Vss	170	DQ54
32	A5	78	DQS6	125	A6	171	DQ55	33	DQ24	79	DQ50	126	DQ28	172	Vddq
34	Vss	80	DQ51	127	DQ29	173	NC	33	DQ24	79	DQ50	126	DQ28	172	Vddq
34	Vss	80	DQ51	127	DQ29	173	NC	35	DQ25	81	Vss	128	Vddq	174	DQ60
36	DQS3	82	Vddid	129	DM3	175	DQ61	35	DQ25	81	Vss	128	Vddq	174	DQ60
36	DQS3	82	Vddid	129	DM3	175	DQ61	37	A4	83	DQ56	130	A3	176	Vss
38	Vdd	84	DQ57	131	DQ30	177	DM3	37	A4	83	DQ56	130	A3	176	Vss
38	Vdd	84	DQ57	131	DQ30	177	DM3	39	DQ26	85	VDD	132	Vss	178	DQ62
40	DQ27	86	DQS7	133	DQ31	179	DQ63	39	DQ26	85	VDD	132	Vss	178	DQ62
40	DQ27	86	DQS7	133	DQ31	179	DQ63	41	A2	87	DQ58	134	CB4	180	Vddq
42	Vss	88	DQ59	135	CB5	181	SA0	41	A2	87	DQ58	134	CB4	180	Vddq
42	Vss	88	DQ59	135	CB5	181	SA0	43	A1	89	Vss	136	Vddq	182	SA1
44	CB0	90	WE	137	CK1	183	SA2	43	A1	89	Vss	136	Vddq	182	SA1
44	CB0	90	WE	137	CK1	183	SA2	45	CB1	91	SDA	138	/CK1	184	Vss
46	Vdd	92	SCL	139	Vss			45	CB1	91	SDA	138	/CK1	184	Vss
46	Vdd	92	SCL	139	Vss			47	DQS8	93	Vss	140	DM8

请参照图5，是本发明的一差动时钟发生装置的方框图。本发明的差动时钟发生装置203是应用于一计算机系统中，此计算机系统包括：主机板200，其包括：复数个内存模块插槽204～207，每一内存模块插槽包括一参考电压脚以及复数个信号线；电压比较器2031耦端；以及内存模块400，插于该些内存模块插槽204～207中的任意一个。内存模块400包括：印刷电路板401；以及复数个同步动态随机存储器402，置于印刷电路板401上；其中电压比较器2031检测参考电压脚上的电压不符合参考电压值时，使时钟发生器2032产生正常时钟信号，提供至内存模块400，电压比较器2031使控制芯片组202操作在一正常数据速率模式，借以存取模块400的数据。当电压比较器2031检测到参考电压脚上的电压符合参考电压值时，使时钟发生器2032产生差动时钟信号，提供至内存模块400，电压比较器2031使控制芯片组202操作在一双倍数据速率模式，借以存取内存模块400的数据。此电压比较器2031，例如为一运算放大器(Operation Amplifier，OPAMP)。然此电压比较器2031的实施方法并不限于运算放大器。熟悉该技术的人员，在不脱离本发明的精神和范围内，可作各种的更动与润饰。如此即可产生SDRAM内存模块所需的正常时钟信号或DDRAM内存模块所需的差动时钟信号。其中复数个内存模块插槽204～207具有例如184线，但不限于184线，例如：是224线规格的内存模块插槽也可适用于本发明。

请参照图6A，是本发明的经过耦接电阻激活差动时钟发生装置的方框图。如图6A所示，本发明所提供的一种可弹性使用同步动态随机存储器及双倍数据速率动态随机存储器的主机板，包括：复数个内存模块插槽(前述的104～107)，每一内存模块插槽上包括一参考电压脚，该些参考电压脚并联在一起；一控制芯片组202，此控制芯片组202具有一内存模式脚(图中未绘出)，当该内存模式脚被设定时，控制芯片组202操作在双倍数据速率模式，当内存模式脚未被设定时，控制芯片组202操作在正常数据速率模式；以及时钟发生器2032，耦接于控制芯组202具有一内存模式脚(图中未绘出)，当该内存模式脚被设定时，控制芯片组202操作在双倍数据速率模式，当内存模式脚未被设定时，控制芯片组202操作在正常数据速率模式；以及时钟发生器2032，耦接于控制芯片组202，当控制芯片组202操作在双倍数据速率模式时，时钟发生器2032即产生差动时钟信号CK+及CK-，当控制芯片组202操作在正常数据速率模式时，时钟发生器2032产生正常时钟信号CK。其中内存模式脚可通过耦接一电阻R1连接至电压源而被设定。但此内存模式脚也可通过电阻R1被连接至地电位以设定。熟悉该技术的人员，在不脱离本发明的精神和范围内，可作各种的更动与润饰。其中该些内存模块插槽，例如为符合JEDEC标准的184线规格的内存模块插槽，而其中该参考电压值符合JEDEC标准中SSTL_2总线规格的参考电压值范围；或该些内存模块插槽例如为224线规格的内存模块插槽。

请参照图6B，是本发明的经过耦接电阻激活差动时钟发生装置的方框图。本发明所提供的一种可弹性使用同步动态随机存储器及双倍数据速率动态随机存储器的主机板包括：复数个内存模块插槽(前述的104～107)，每一内存模块插槽上包括一参考电压脚，该些参考电压脚并联在一起；一控制芯片组202，此控制芯片组202具有一内存模式脚位(图中未绘出)，当该内存模式脚被设定时，控制芯片组202操作在双倍数据速率模式下，当内存模式脚未被设定时，控制芯片组202操作在正常数据速率模式下；以及时钟发生器2032，耦接于控制芯片组202，当控制芯片组202操作在双倍数据速率模式时，时钟发生器2032即产生差动时钟信号CK+及CK-，当控制芯片组202操作在正常数据速率模式时，时钟发生器2032即产生正常时钟信号CK。其中位以设定。熟悉该技术的人员，在不脱离本发明的神和范围内，当可作各种的更动与润饰。

请参照图7A，是本发明的经过输入/输出端口及耦接电阻激活差动时钟发生装置的方框图。本发明提供一种可弹性使用同步动态随机存储器及双倍数据速率动态随机存储器的主机板，包括：复数个内存模块插槽(前述的104～107)，每一内存模块插槽上包括一参考电压脚，该些参考电压脚并联在一起；中央处理器701(CPU)；控制芯片组202，耦接于中央处理器701；输入/输出端口702(I/O端口)，耦接于控制芯片组202，输入/输出端口702具有一内存模式位(图中未绘出)；以及时钟发生器2032，耦接于控制芯片组202，用以产生差动时钟信号及正常时钟信号，二者择一；当内存模式位被设定时，经过中央处理器701读取后，即令控制芯片组202操作在双倍数据速率模式，然后控制芯片组202使时钟发生器2032产生差动时钟信号CK+及CK-，当内存模式位未被设定时，中央处理器701即令控制芯片组202操作在一正常数据速率模式，然后控制芯片组使时钟发生器2032产生正常时钟信号CK。其中内存模式位可通过耦接一电阻R3连接至电压源被设定。然此内存模式位也可通过电阻R3被连接至地电位以设定。熟悉该技术的人员，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。其中该些内存模块插槽，例如为符合JEDEC标准的184线规格的内存模块插槽，而其中该参考电压值符合JEDEC标准中SSTL_2总线规格的参考电压值范围。或该些内存模块插槽例如为224线规格的内存模块插槽。

请参照图7B，是本发明的经过输入/输出端口及耦接电阻激活差动时钟发生装置的方框图。本发明提供一种可弹性使用同步动态随机存储器及双倍数据速率动态随机存储器的主机板，包括：复数个内存模块插槽(前述的104～107)，每一内存模块插槽上包括一参考电压脚，该些参考电压脚并联在一起；中央处理器701(CPU)；控制芯片组202，耦接于中央处理器701；输入/输出端口702(I/O端口)，耦接于控制芯片组202，输入/输出端口702具有一内存模式位(图中未绘出)；以及时钟发生器2032，耦接于控制芯片组202，用以产生差动时钟信号及正常时钟信号，二者择一；当内存模式位被设定时，经过中央处理器701读取后，即令控制芯片组202操作在双倍数据速率模式，然后控制芯片组202是时钟发生器2032产生差动时钟信号CK+及CK-，当内存模式位未被设定时，中央处理器701即令控制芯片组202操作在一正常数据速率模式，然后控制芯片组使时钟发生器2032产生正常时钟信号CK。其中内存模式位可通过耦接跳线器J2，且跳线器被短路时串联电阻R2并连接至电压源被设定。当跳线器J2被短路时，内存模式位经过电阻R4连接至电压源，内存模式位被设定。当跳线器J2开路时，内存模式位未被设定。然此内存模式位亦可藉由跳线器J2及电阻R4被连接至地电位以设定。熟悉该技术的人员，在不脱离本发明的精神和范围内，可作各种的更动与润饰。其中该些内存模块插槽，例如为符合JEDEC标准的184线规格的内存模块插槽，而其中该参考电压值符合JEDEC标准中SSTL_2总线规格的参考电压值范围。或该些内存模块插槽例如为224线规格的内存模块插槽。

综上所述，本发明的一种可弹性使用同步动态随机存储器及双倍数据速率动态随机存储器的主机板及计算机系统与公知技术相比较，至少具有下列优点与功效：

依据本发明的可弹性使用同步动态随机存储器及双倍数据速率动

依据本发明的可弹性使用同步动态随机存储器及双倍数据速率动态随机存储器的主机板及计算机系统，让使用者可弹性使用同步动态随机存储器模块及双倍数据速率动态随机存储器模块。

依据本发明的终端电路模块，让主机板生产厂商可将使用DDRAM内存模块所需的电压调节器及复数个提升电阻放置于一终端电路模块上，以节省主机板的印刷电路板的面积。

依据本发明的一种184线内存模块，让内存模块生产厂商可将SDRAM内存放置于原使用DDRAM内存的184线内存模块，使SDRAM内存也可使用于支持184线内存模块插槽的主机板。

综上所述，虽然本发明已以较佳实施例公开如上，但其并非用以限定本发明，任何熟悉该项技术的人员，在不脱离本发明的精神和范围内所作的各种更动与润饰，均未脱离本发明的保护范围，而本发明的保护范围应当以权利要求书所限定的为准。

Claims

1.一种可弹性使用同步动态随机存储器及双倍数据速率动态随机存储器的主机板，其特征在于：包括：

复数个内存模块插槽，每一内存模块插槽上包括一参考电压脚，该些参考电压脚并联在一起；

一电压比较器，耦接于该些内存模块插槽的该些参考电压脚，用以检测该些参考电压脚上的电压是否符合一参考电压值；

一时钟发生器，耦接于该电压比较器的输出端，当符合该参考电压值时，产生一差动时钟信号，当不符合该参考电压值时，产生一正常时钟信号；

一控制芯片组，耦接于该电压比较器的输出端，当符合该参考电压值时，该控制芯片组操作在一双倍数据速率模式，当不符合该参考电压值时，该控制芯片组操作在一正常数据速率模式。

2.根据权利要求1所述的主机板，其特征在于：该些内存模块插槽是符合JEDEC标准的184线规格的内存模块插槽，而其中该参考电压值符合JEDEC标准中SSTL 2总线规格的参考电压值范围。

3.根据权利要求1所述的主机板，其特征在于：该些内存模块插槽是224线规格的内存模块插槽。

4.一种可弹性使用同步动态随机存储器及双倍数据速率动态随机存储器的主机板，其特征在于：包括：

一控制芯片组，该控制芯片组具有一内存模式脚，当该内存模式脚被设定时，该控制芯片组操作在一双倍数据速率模式，当该内存模式脚未被设定时，该控制芯片组操作在一正常数据速率模式；

一时钟发生器，耦接于该控制芯片组，当该控制芯片组操作在该双倍数据速率模式时，该钟发生器即产生一差动时钟信号，当该控制芯片组操作在该正常数据速率模式时，该钟发生器即产生一正常时钟信号。

5.根据权利要求4所述的主机板，其特征在于：该些内存模块插槽是符合JEDEC标准的184线规格的内存模块插槽，而其中该参考电压值符合JEDEC标准中SSTL 2总线规格的参考电压值范围。

6.根据权利要求4所述的主机板，其特征在于：该些内存模块插槽是224线规格的内存模块插槽。

7.一种可弹性使用同步动态随机存储器及双倍数据速率动态随机存储器的主机板，其特征在于：包括：

一中央处理器；

一控制芯片组，耦接于该中央处理器；

一输入/输出端口，耦接于该控制芯片组，该输入/输出端口具有一内存模式位；

一时钟发生器，耦接于该控制芯片组，用以产生一差动时钟信号及一正常时钟信号，二者择一；

当该内存模式位被设定时，经过该中央处理器读取后，即令该控制芯片组操作在一双倍数据速率模式，然后该控制芯片组并令该时钟发生器产生该差动时钟信号；当该内存模式位未被设定时，该中央处理器即令该控制芯片组操作在一正常数据速率模式，然后该控制芯片组并令该时钟发生器产生该正常时钟信号。

8.根据权利要求7所述的主机板，其特征在于：该内存模式位是经过耦接一电阻设定的。

9.根据权利要求7所述的主机板，其特征在于：该些内存模块插槽是符合JEDEC标准的84线规格的内存模块插槽，而其中该参考电压值符合JEDEC标准中SSTL 2总线规格的参考电压值范围。

10.根据权利要求7所述的主机板，其特征在于：该些内存模块插槽是224线规格的内存模块插槽。

11.一种计算机系统，其特征在于：包括：

一主机板，其包括：复数个内存模块插槽，每一内存模块插槽上包括一参考电压脚以及复数个信号线；一电压比较器，耦接于该些内存模块插槽的该参考电压脚，用以检测该参考电压脚位上的电压是否符合一参考电压值；一时钟发生器，耦接于该电压比较器的输出端；一控制芯片组，耦接于该电压比较器的输出端；

一终端电路模块，插于该些内存模块插槽中的任意一个，该终端电路模块包括：一印刷电路板，用以提供该终端电路模块与该些内存模块插槽的电气连接；一电压调节器，置放于该印刷电路板上，用以提供一参考电压至该参考电压脚以及一终端电压；复数个终端电阻，置放于该印刷电路板上，耦接至该电压调节器，该些终端电阻一端连接至该些信号线，另一端连接至该终端电压；

一内存模块，插于该些内存模块插槽中的任意一个，该内存模块包括复数个双倍数据速率动态随机存储器；

该电压调节器提供该参考电压至该参考电压脚位，该电压比较器检测到该参考电压脚位上的电压符合该参考电压值，使该时钟发生器产生一差动时钟信号，藉以提供至该内存模块，该电压比较器并使该控制芯片组操作在一双倍数据速率模式，藉以存取该内存模块的数据。

12.根据权利要求11所述的计算机系统，其特征在于：该些内存模块插槽是符合JEDEC标准的184线规格的内存模块插槽，而其中该参考电压值符合JEDEC标准中SSTL 2总线规格的参考电压值范围。

13.根据权利要求11所述的计算机系统，其特征在于：该些内存模块插槽是224线规格的内存模块插槽。

14.一种计算机系统，其特征在于：包括：

一主机板，其包括：复数个内存模块插槽，每一内存模块插槽具有184脚位，并包括一参考电压脚以及复数个信号线；一电压比较器，耦接于该些内存模块插槽的该参考电压脚，用以检测该参考电压脚上的电压是否符合一参考电压值；一时钟发生器，耦接于该电压比较器的输出；一控制芯片组，耦接于该电压比较器的输出端；

一内存模块，插于该些内存模块插槽中的任意一个，该内存模块包括：一印刷电路板；复数个同步动态随机存储器，置于该印刷电路板上；

该电压比较器检测到该参考电压脚位上的电压不符合该参考电压值，使该时钟发生器产生一正常时钟信号，藉以提供至该内存模块，该电压比较器并使该控制芯片组操作在一正常数据速率模式，藉以存取该内存模块的数据。

15.根据权利要求14所述的计算机系统，其特征在于：该些内存模块插槽是符合JEDEC标准的184线规格的内存模块插槽，而其中该参考电压值符合JEDEC标准中SSTL 2总线规格的参考电压值范围。