CN118448249A - 半导体工艺的图案化方法及图案化系统 - Google Patents
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Abstract
本发明涉及一种用于半导体工艺的图案化方法，其利用PTD光刻胶来来代替NTD光刻胶，通过刻蚀工艺将光刻胶引导图形转移至平坦化涂层，然后在平坦化涂层的开口中进行DSA图形微缩工艺，修饰平坦化涂层的关键尺寸，并将图案直接转移到硬掩模上。
Description
技术领域
本发明涉及半导体微结构加工技术领域，具体涉及一种半导体工艺的图案化方法及图案化系统。
背景技术
随着5G、人工智能、元宇宙等新兴科技产业快速崛起，海量数据催生出庞大的算力需求，进而带动高性能、大算力芯片成为行业发展的驱动力和新趋势。市场对高性能芯片需求日益旺盛的同时，也进一步加速了芯片的迭代周期。
在22nm节点以下的先进后段工艺中，由于金属线切断或者通孔等Short Bar、圆孔图形的关键尺寸很小，因此直接用浸没式光刻机曝光无法达到所需的尺寸。此外，传统工艺的浸没式光刻机曝光此类图形的关键尺寸为70nm左右。依靠NTD(负显影)光刻胶可进一步缩小曝光尺寸，最终要求缩小到15-40nm。而为了达到将关键尺寸缩小到15-40nm的目的，需要通过干法刻蚀工艺来实现。
此外，缩小后段关键尺寸的传统工艺至少需要四层薄膜，分别为NTD光刻胶、抗反射层、平坦化涂层、硬掩模。其中硬掩模作为缩小关键尺寸的重要薄膜，需要高的刻蚀选择比，并且需要对倾斜形貌的形成进行控制。如图3A至3C所示，传统工艺的流程如下：(1)光刻定义目标图形形貌→(2)刻蚀抗反射层、平坦化涂层、硬掩模层以达到缩小尺寸的目的→(3)去除剩余的抗反射层、平坦化涂层。
发明内容
然而，传统工艺的流程复杂，通过干法刻蚀缩小关键尺寸会刻蚀出倾斜的刻蚀形貌，同时要求有很高的刻蚀选择比。因此，对于刻蚀recipe(配方)参数的选取，需要使用高CF比的气体，会产生大量的非挥发性的聚合物，从而导致工艺窗口减小，增加缺陷风险。最差的情况可能还会发生通孔或沟槽消失的问题，直接影响良率。
本发明是为了解决上述问题而完成的，其目的在于，提供一种用于半导体工艺的图案化方法，其利用PTD(正显影)光刻胶来来代替NTD(负显影)光刻胶，通过刻蚀工艺将光刻胶引导图形转移至平坦化涂层，然后在平坦化涂层的开口中进行DSA图形微缩工艺，修饰平坦化涂层的关键尺寸，并将图案直接转移到硬掩模上。
解决技术问题的技术方案
为了解决上述问题，本发明的第一方面所涉及的用于半导体工艺的图案化方法中，包括以下步骤：
(1)在基底材料上形成平坦化涂层，在所述平坦化涂层上形成抗反射层，在所述抗反射层上形成正性光刻胶层；
(2)通过光刻技术对所述正性光刻胶层进行图形化，以形成光刻胶引导图形；
(3)以所述光刻胶引导图形作为掩膜，对所述抗反射层和所述平坦化涂层进行刻蚀，并去除所述抗反射层，以形成引导模板；
(4)在所述引导模板上形成分子刷；
(5)在所述分子刷上涂覆嵌段共聚物，并利用退火工艺使所述嵌段共聚物进行退火，以使位于下部的嵌段共聚物进行微相分离；
(6)去除位于上部的嵌段共聚物；以及
(7)对经微相分离的下部的嵌段共聚物进行选择性刻蚀，以保留一个分相。
进一步地，还包括以下步骤：
(8)以所述一个分相和所述引导模板作为掩膜进行刻蚀，将步骤(7)中形成的图案转移至所述基底材料。
进一步地，所述引导模板的顶部关键尺寸与底部关键尺寸之差小于等于15nm。
进一步地，所述基底材料通过在衬底上形成硬掩模而构成。
进一步地，所述硬掩模的材料为SiN、SiO2、TiN中的任一个。
进一步地，所述抗反射层为含硅抗反射涂层、底部抗反射涂层、双层抗反射涂层中的任一个。
进一步地，所述平坦化涂层的材料为SOC和SOG中的任一个。
进一步地，所述分子刷的材料的类型为A-r-B型，所述嵌段共聚物的类型为A-b-B型。
本发明的第二方面所涉及的用于半导体工艺的图案化系统中，包括层形成部、光刻胶引导图形形成部、引导模板形成部、分子刷形成部、嵌段共聚物涂覆退火部、嵌段共聚物去除部、以及选择性刻蚀部，所述图案化系统用于执行以下步骤：
(1)使用层形成部，在基底材料上形成平坦化涂层，在所述平坦化涂层上形成抗反射层，在所述抗反射层上形成正性光刻胶层；
(2)使用光刻胶引导图形形成部，通过光刻技术对所述正性光刻胶层进行图形化，以形成光刻胶引导图形；
(3)使用引导模板形成部，以所述光刻胶引导图形作为掩膜，对所述抗反射层和所述平坦化涂层进行刻蚀，并去除所述抗反射层，以形成引导模板；
(4)使用分子刷形成部，在所述引导模板上形成分子刷；
(5)使用嵌段共聚物涂覆退火部，在所述分子刷上涂覆嵌段共聚物，并利用退火工艺使所述嵌段共聚物进行退火，以使位于下部的嵌段共聚物进行微相分离；
(6)使用嵌段共聚物去除部，去除位于上部的嵌段共聚物；以及
(7)使用选择性刻蚀部，对经微相分离的下部的嵌段共聚物进行选择性刻蚀，以保留一个分相。
进一步地，还包括图案转移部，该图案转移部以所述一个分相和所述引导模板作为掩膜进行刻蚀，将步骤(7)中形成的图案转移至所述基底材料。
本发明还提供一种用于半导体工艺的图案化系统的控制方法，用于控制上述的用于半导体工艺的图案化系统执行各个步骤。
本发明还提供一种计算机程序产品，所述计算机程序产品被处理器执行时实现上述的用于半导体工艺的图案化系统的控制方法。
发明效果
根据本发明的用于半导体工艺的图案化方法，可起到如下技术效果：
(1)由于后续利用DSA工艺来缩小关键尺寸，因此初始光刻的关键尺寸大于传统工艺，可以使用成本更加低廉的PTD光刻胶代替昂贵的NTD光刻胶，可节省成本；
(2)DSA工艺有修复功能，可以降低图形边缘粗糙度，可弥补PTD光刻胶的不足；
(3)利用本发明的图案化方法，可实现将最终的关键尺寸缩小至15～40nm；
(4)本发明的图案化方法中使用DSA垂直刻蚀，而不需要使用干法刻蚀来缩小关键尺寸，因此可以扩大工艺窗口，减少缺陷的产生，提高良率。
附图说明
图1A是示出本发明的第1实施方式所涉及的用于半导体工艺的图案化方法中通过光刻技术对正性光刻胶层进行图形化以形成光刻胶引导图形的步骤示例的剖视示意图。
图1B是示出本发明的第1实施方式所涉及的用于半导体工艺的图案化方法中以光刻胶引导图形作为掩膜对抗反射层和平坦化涂层进行刻蚀并去除抗反射层以形成引导模板的步骤示例的剖视示意图。
图1C是示出本发明的第1实施方式所涉及的用于半导体工艺的图案化方法中在引导模板上形成分子刷的步骤示例的剖视示意图。
图1D是示出本发明的第1实施方式所涉及的用于半导体工艺的图案化方法中在分子刷上涂覆嵌段共聚物并利用退火工艺使嵌段共聚物进行退火以使位于下部的嵌段共聚物进行微相分离的步骤示例的剖视示意图。
图1E是示出本发明的第1实施方式所涉及的用于半导体工艺的图案化方法中去除位于上部的嵌段共聚物的步骤示例的剖视示意图。
图1F是示出本发明的第1实施方式所涉及的用于半导体工艺的图案化方法中对经微相分离的下部的嵌段共聚物进行选择性刻蚀以保留一个分相的步骤示例的剖视示意图。
图1G是示出本发明的第1实施方式所涉及的用于半导体工艺的图案化方法中以一个分相和引导模板作为掩膜进行刻蚀以将图1F中形成的图案转移至基底材料的步骤示例的剖视示意图。
图2是示出本发明的第1实施方式所涉及的用于半导体工艺的图案化系统的具体结构示例的示意框图。
图3A、图3B、图3C是示出现有技术中用于缩小后段关键尺寸的传统工艺的流程的剖视示意图。
标号说明
101衬底
102硬掩模
103平坦化涂层
104抗反射层
105PTD光刻胶
106分子刷
107未微相分离的嵌段共聚物
108微相分离的嵌段共聚物的一个分相(PS)
109微相分离的嵌段共聚物的另一个分相(PMMA)
10用于半导体工艺的图案化系统
1001层形成部
1002光刻胶引导图形形成部
1003引导模板形成部
1004分子刷形成部
1005嵌段共聚物涂覆退火部
1006嵌段共聚物去除部
1007选择性刻蚀部
1008图案转移部
具体实施方式
下面结合附图和具体实施方式对本发明进行详细说明。本实施方式在以本发明技术方案为前提下进行实施，给出了详细的实施方式和具体的操作过程，但本发明的保护范围不限于下述的实施方式。
为了描述的方便，可在此使用空间相对术语，例如“之下”、“下方”、“下”、“上方”、“上”等，来描述如图所示的一个元件或特性相对于另一元件或特性的关系。应理解，空间相对术语旨在包括除了在图中所示的指向之外的使用或操作的器件不同指向。例如，如果将图中的器件翻转，描述为在其它元件或特性“之下”或“下”的元件将被定向为在其它元件或特性“之上”。
除非另外限定，在此使用的术语具有与本发明所属领域的普通技术人员所通常理解相同的含义。术语应理解为具有与相关技术的上下文中的含义一致的含义，并不应以理想化或过度形式化来理解，除非在此明显地这样限定。
<用于半导体工艺的图案化方法>
下面，对本发明的实施方式所涉及的半导体工艺的图案化方法进行详细说明。
本发明的实施方式所涉及的半导体工艺的图案化方法包括以下步骤：
(1)在基底材料上形成平坦化涂层，在所述平坦化涂层上形成抗反射层，在所述抗反射层上形成正性光刻胶层；
(2)通过光刻技术对所述正性光刻胶层进行图形化，以形成光刻胶引导图形；
(3)以所述光刻胶引导图形作为掩膜，对所述抗反射层和所述平坦化涂层进行刻蚀，并去除所述抗反射层，以形成引导模板；
(4)在所述引导模板上形成分子刷；
(5)在所述分子刷上涂覆嵌段共聚物，并利用退火工艺使所述嵌段共聚物进行退火，以使位于下部的嵌段共聚物进行微相分离；
(6)去除位于上部的嵌段共聚物；以及
(7)对经微相分离的下部的嵌段共聚物进行选择性刻蚀，以保留一个分相。
下面，使用图1A至图1G，对本发明的第1实施方式所涉及的半导体工艺的图案化方法进行详细说明。
首先，在步骤(1)中，在基底材料上形成平坦化涂层103，在平坦化涂层103上形成抗反射层104，在抗反射层104上形成正性光刻胶层。
作为步骤(1)中的基底材料，例如可通过CVD(化学气相沉积)或PECVD(等离子体增强化学气相沉积)在衬底上沉积无定形碳材料(Amorphous Carbon，AC)而构成；此外，也可通过CVD或PECVD在衬底上沉积硅基材料(例如SiOx、SiNx、SiON)而构成；此外，也可通过CVD或PECVD在衬底上沉积无定形碳材料并在该无定形碳材料上沉积硅基材料而构成。图1A中，示出了由衬底101和硬掩模102构成的基底材料，但本发明并不局限于此。此外，作为一个示例，硬掩模102的材料可以为SiN、SiO2或TiN等常见的无机材料，厚度可以小于50nm，但本发明并不局限于此。
此外，作为一个示例，平坦化涂层103的材料可以为SOC(旋涂碳)或SOG(玻璃上硅)，平坦化涂层103的厚度可以为100～200nm，但本发明并不局限于此。
此外，作为一个示例，抗反射层104可以为含硅抗反射涂层(Si-ARC)、底部抗反射涂层(BARC)或双层抗反射涂层(DARC)，但本发明并不局限于此。
此外，作为正性光刻胶，包括正性紫外光刻胶、正性深紫外光刻胶、正性极紫外光刻胶、正性电子束光刻胶、正性离子束光刻胶或正性X射线光刻胶，具体而言，包括但是不限于MICROPOSIT S1800系列光刻胶、BCI-3511光刻胶、AZ系列光刻胶(例如AZ111,AZ 1500,AZ3300,AZ 4999,AZ 6600,AZ 8112,AZ 3000,AZ 1075,AZ 700,AZ 900)、HNR 500系列光刻胶、OiR系列光刻胶、TDMR-AR80 HP 6CP、PR1系列光刻胶、ma-P 1200系列光刻胶、SPR系列光刻胶(例如SPR 220,SPR 660,SPR3000等)，PMMA系列光刻胶等，但本发明并不局限于此。
然后，如图1A所示，在步骤(2)中，通过光刻技术对正性光刻胶层进行图形化，以形成光刻胶引导图形105。图1A是示出本发明的第1实施方式所涉及的用于半导体工艺的图案化方法中通过光刻技术对正性光刻胶层进行图形化以形成光刻胶引导图形的步骤示例的剖视示意图。
此外，抗反射层的关键尺寸可以小于50nm，光刻ADI(After Develop Inspection；显影后检测)的关键尺寸可以为60～100nm。
此外，对于步骤(2)中的通过光刻技术对正性光刻胶层进行图形化的工艺，进行详细说明。首先，在曝光源下，使用载有模板图案的光刻掩膜版或者通过聚焦直写，对光刻胶层进行曝光；曝光后，在光刻胶层上形成曝光图案，然后进行烘干；然后，用正胶显影液对光刻胶层进行显影，以去除所述曝光图案，由此对光刻胶层进行图形化。此外，所述光刻技术例如可采用DUV 193i，也可以采用电子束或EUV，但本发明并不局限于此。
其中，曝光源例如包括紫外光源、深紫外光源、极紫外光源、离子束、电子束或X射线。聚焦直写包括紫外光直写、深紫外光直写、极紫外光直写、离子束直写、电子束直写或X射线直写，但本发明并不局限于此。
然后，如图1B所示，在步骤(3)中，以光刻胶引导图形105作为掩膜，对抗反射层104和平坦化涂层103进行刻蚀，并去除抗反射层104，以形成引导模板。图1B是示出本发明的第1实施方式所涉及的用于半导体工艺的图案化方法中以光刻胶引导图形作为掩膜对抗反射层和平坦化涂层进行刻蚀并去除抗反射层以形成引导模板的步骤示例的剖视示意图。
具体而言，作为一个示例，对抗反射层104和平坦化涂层103进行的刻蚀可以采用CF基/O2作为主要刻蚀气体，AEI(刻蚀后检测)的关键尺寸可以为50～80nm。并且，作为一个示例，使得平坦化涂层103的刻蚀三维形貌尽量陡直，即，使得引导模板的顶部关键尺寸与底部关键尺寸之差小于等于15nm，刻蚀选择比大于等于2:1。
然后，如图1C所示，在步骤(4)中，在引导模板上形成分子刷106。
具体而言，作为一个示例，分子刷106的形成工艺包括分子刷涂覆、退火、淋洗的工艺步骤。其中，分子刷106可以为无规共聚物，例如可以为PS-OH、PS-r-PMMA等，但本发明并不局限于此。此外，分子刷的涂覆厚度应满足覆盖引导模板孔的要求，例如可以约为150～300nm。此外，热板退火温度例如可以为200～300℃，退火时间例如可以小于10min(具体工艺参数依据热板的硬件条件设定)。此外，淋洗的化学试剂可以为OK73、PGMEA(丙二醇甲醚醋酸酯)等常见的有机溶剂,时间可以为30～60s，淋洗后的厚度可以约为3～10nm。
然后，如图1D所示，在步骤(5)中，在分子刷106上涂覆嵌段共聚物，并利用退火工艺使嵌段共聚物进行退火，以使位于下部的嵌段共聚物进行微相分离。图1C中，107是未微相分离的位于上部的嵌段共聚物；108是微相分离的嵌段共聚物的一个分相，例如为PS；109是微相分离的嵌段共聚物的另一个分相，例如为PMMA。
作为一个示例，嵌段共聚物的涂覆厚度应大致可以覆盖晶圆内所有有效的引导模板孔。并且，作为一个示例，可利用热板进行退火，实现嵌段共聚物的导向自组装，退火温度例如在200～300℃，退火时间例如小于10min，具体工艺参数依据热板的硬件条件设定。
嵌段共聚物是指由两种或多种化学上不同的聚合物嵌段通过共价键连接形成的聚合物。具有两种不同聚合物嵌段的嵌段共聚物称为“二嵌段共聚物”，具有三种不同聚合物嵌段的嵌段共聚物被称为“三嵌段共聚物”。本发明中，嵌段共聚物可为二嵌段共聚物或三嵌段共聚物。此外，嵌段共聚物的种类应当与分子刷相对应，例如，当所述分子刷的材料的类型为A-r-B型时，所述嵌段共聚物的类型为A-b-B型。
嵌段共聚物的微相分离(Microphase Separation)与χN直接相关，其中χ为均聚物A与均聚物B之间的弗洛里—哈金斯相互作用参数，N为嵌段共聚物总聚合度。嵌段共聚物的χN值较小时，不发生微相分离，此时分子链处于无序态结构；当χN值大于无序到有序态转化的阈值时发生微相分离，分子链开始移动并进行自组装形成有序结构。嵌段共聚物发生微相分离形成周期性结构，其周期(Pitch)即本征相分离周期用L0表示。
嵌段共聚物自组装形成有序结构是由均聚物分子的体积分数f(fA或fB)决定。根据自洽场理论(Self-consistent Field Theory,SCFT)可预测A-block-B型嵌段共聚物的相图。随着均聚物A的体积分数fA逐渐增大，自组装形成有序的纳米结构依次为：体心立方的球状相(Cubic,BCC)、六方排列的柱状相(Hexagonal,HEX)、双连续的螺旋状相(Gyroid,GYR)和层状相(Lamellar,LAM)。在DSA光刻领域应用最多的就是柱状相和层状相，因为它们具有上下贯穿的结构，更容易进行选择性刻蚀，获得高对比度的图形。。
作为一个示例，本发明中的嵌段共聚物可以为聚(苯乙烯-b-甲基丙烯酸甲酯)(Polystyrene-b-Poly(methyl methacrylate)，简写为PS-b-PMMA)，它是被研究最广泛的嵌段共聚物，其中PMMA为极性嵌段，PS为非极性嵌段。此外，本发明中的嵌段共聚物不限于此，也可为聚(苯乙烯-b-乙烯基吡啶)、聚(苯乙烯-b-丁二烯)、聚(苯乙烯-b-异戊二烯)、聚(苯乙烯-b-甲基丙稀酸甲酯)、聚(苯乙烯-b-烯基芳族化合物)、聚(异戊二烯-b-环氧乙烷)、聚(丁二烯-b-环氧乙烷)、聚(苯乙烯-b-(甲基)丙稀酸叔丁酯)、聚(苯乙烯-b-四氢呋喃)与聚(苯乙烯-b-甲基丙烯酸甲酯)的组合等BCP材料。
然后，如图1E所示，在步骤(6)中，去除位于上部的嵌段共聚物107，以保留位于下部的一个分相108(例如为PS)以及另一个分相109(例如为PMMA)。
然后，如图1F所示，在步骤(7)中，对经微相分离的下部的嵌段共聚物进行选择性刻蚀，以保留一个分相108。
具体而言，去除嵌段共聚物中的易刻蚀组分，在示例PS-b-PMMA中易刻蚀组分为PMMA。作为一个示例，选择性刻蚀后，在引导模板孔内剩余PS的高度例如大于60nm，刻蚀选择比例如大于2:1。作为一个示例，可利用干法刻蚀(如等离子体刻蚀)将分相后的PMMA完全刻蚀(无残余)，用于PMMA刻蚀的常见的刻蚀气体例如为O2、CO、CO2等。
可选地，如图1G所示，还可包括以下步骤：以一个分相(例如PS)和引导模板作为掩膜进行刻蚀，将步骤(7)中形成的图案转移至基底材料。
作为一个示例，图1G中，基底材料由衬底101和硬掩模102构成。硬掩模102例如可以采用SiN、SiO2、TiN等常见的硬掩模无机材料，厚度可以小于50nm。此外，作为一个示例，以一个分相(例如PS)和引导模板(平坦化涂层103)作为掩膜(阻挡层)进行刻蚀，主刻蚀气体可以为CF基气体，刻蚀选择比例如大于2:1。
由此，根据本发明的用于半导体工艺的图案化方法，可起到如下技术效果：
(1)由于后续利用DSA工艺来缩小关键尺寸，因此初始光刻的关键尺寸大于传统工艺，可以使用成本更加低廉的PTD光刻胶代替昂贵的NTD光刻胶，可节省成本；
(2)DSA工艺有修复功能，可以降低图形边缘粗糙度，可弥补PTD光刻胶的不足；
(3)利用本发明的图案化方法，可实现将最终的关键尺寸缩小至15～40nm；
(4)本发明的图案化方法中使用DSA垂直刻蚀，而不需要使用干法刻蚀来缩小关键尺寸，因此可以扩大工艺窗口，减少缺陷的产生，提高良率。
<用于半导体工艺的图案化系统>
图2是示出本发明的实施方式所涉及的用于半导体工艺的图案化系统的具体结构的示意框图。
如图2所示，本发明的实施方式所涉及的用于半导体工艺的图案化系统10中，包括层形成部1001、光刻胶引导图形形成部1002、引导模板形成部1003、分子刷形成部1004、嵌段共聚物涂覆退火部1005、嵌段共聚物去除部1006、以及选择性刻蚀部1007，所述图案化系统10用于执行以下步骤：
(1)使用层形成部1001，在基底材料上形成平坦化涂层，在所述平坦化涂层上形成抗反射层，在所述抗反射层上形成正性光刻胶层；
(2)使用光刻胶引导图形形成部1002，通过光刻技术对所述正性光刻胶层进行图形化，以形成光刻胶引导图形；
(3)使用引导模板形成部1003，以所述光刻胶引导图形作为掩膜，对所述抗反射层和所述平坦化涂层进行刻蚀，并去除所述抗反射层，以形成引导模板；
(4)使用分子刷形成部1004，在所述引导模板上形成分子刷；
(5)使用嵌段共聚物涂覆退火部1005，在所述分子刷上涂覆嵌段共聚物，并利用退火工艺使所述嵌段共聚物进行退火，以使位于下部的嵌段共聚物进行微相分离；
(6)使用嵌段共聚物去除部1006，去除位于上部的嵌段共聚物；以及
(7)使用选择性刻蚀部1007，对经微相分离的下部的嵌段共聚物进行选择性刻蚀，以保留一个分相。
此外，本发明的实施方式所涉及的用于半导体工艺的图案化系统10还可包括图案转移部1008，该图案转移部以所述一个分相和所述引导模板作为掩膜进行刻蚀，将步骤(7)中形成的图案转移至所述基底材料。
此外，本发明还提供一种用于半导体工艺的图案化系统的控制方法，用于控制上述的用于半导体工艺的图案化系统执行各个步骤。
此外，本发明还提供一种计算机程序产品，该计算机程序产品被处理器执行时实现上述的用于半导体工艺的图案化系统的控制方法。
应当理解，上述说明是示意性的而非限制性的。例如，上述实施例(和/或其各方面)可以彼此结合起来使用。此外，在不脱离本发明的范围的情况下，可以进行许多修改，以使特定的状况或材料适应于本发明各个实施例的教导。虽然本文所述的材料的尺寸和类型用来限定本发明各个实施例的参数，但是各个实施例并不意味着是限制性的，而是示例性的实施例。在阅读上述说明的情况下，许多其它实施例对于本领域技术人员而言是明显的。因此，本发明的各个实施例的范围应当参考所附权利要求，以及这些权利要求所要求保护的等同形式的全部范围来确定。
工业上的实用性
本发明的用于半导体工艺的图案化方法及图案化系统可广泛应用于半导体工艺、芯片制造等领域，其具有广泛的研究和应用价值。
Claims (12)
1.一种用于半导体工艺的图案化方法，其特征在于，该方法包括以下步骤：
(1)在基底材料上形成平坦化涂层，在所述平坦化涂层上形成抗反射层，在所述抗反射层上形成正性光刻胶层；
(2)通过光刻技术对所述正性光刻胶层进行图形化，以形成光刻胶引导图形；
(3)以所述光刻胶引导图形作为掩膜，对所述抗反射层和所述平坦化涂层进行刻蚀，并去除所述抗反射层，以形成引导模板；
(4)在所述引导模板上形成分子刷；
(5)在所述分子刷上涂覆嵌段共聚物，并利用退火工艺使所述嵌段共聚物进行退火，以使位于下部的嵌段共聚物进行微相分离；
(6)去除位于上部的嵌段共聚物；以及
(7)对经微相分离的下部的嵌段共聚物进行选择性刻蚀，以保留一个分相。
2.根据权利要求1所述的用于半导体工艺的图案化方法，其特征在于，还包括以下步骤：
以所述一个分相和所述引导模板作为掩膜进行刻蚀，将步骤(7)中形成的图案转移至所述基底材料。
3.根据权利要求1所述的用于半导体工艺的图案化方法，其特征在于，
所述引导模板的顶部关键尺寸与底部关键尺寸之差小于等于15nm。
4.根据权利要求1所述的用于半导体工艺的图案化方法，其特征在于，
所述基底材料通过在衬底上形成硬掩模而构成。
5.根据权利要求4所述的用于半导体工艺的图案化方法，其特征在于，
所述硬掩模的材料为SiN、SiO2、TiN中的任一个。
6.根据权利要求1所述的用于半导体工艺的图案化方法，其特征在于，
所述抗反射层为含硅抗反射涂层、底部抗反射涂层、双层抗反射涂层中的任一个。
7.根据权利要求1所述的用于半导体工艺的图案化方法，其特征在于，
所述平坦化涂层的材料为SOC和SOG中的任一个。
8.根据权利要求1所述的用于半导体工艺的图案化方法，其特征在于，
所述分子刷的材料的类型为A-r-B型，所述嵌段共聚物的类型为A-b-B型。
9.一种用于半导体工艺的图案化系统，包括层形成部、光刻胶引导图形形成部、引导模板形成部、分子刷形成部、嵌段共聚物涂覆退火部、嵌段共聚物去除部、以及选择性刻蚀部，所述图案化系统用于执行以下步骤：
(1)使用层形成部，在基底材料上形成平坦化涂层，在所述平坦化涂层上形成抗反射层，在所述抗反射层上形成正性光刻胶层；
(2)使用光刻胶引导图形形成部，通过光刻技术对所述正性光刻胶层进行图形化，以形成光刻胶引导图形；
(3)使用引导模板形成部，以所述光刻胶引导图形作为掩膜，对所述抗反射层和所述平坦化涂层进行刻蚀，并去除所述抗反射层，以形成引导模板；
(4)使用分子刷形成部，在所述引导模板上形成分子刷；
(5)使用嵌段共聚物涂覆退火部，在所述分子刷上涂覆嵌段共聚物，并利用退火工艺使所述嵌段共聚物进行退火，以使位于下部的嵌段共聚物进行微相分离；
(6)使用嵌段共聚物去除部，去除位于上部的嵌段共聚物；以及
(7)使用选择性刻蚀部，对经微相分离的下部的嵌段共聚物进行选择性刻蚀，以保留一个分相。
10.根据权利要求9所述的用于半导体工艺的图案化系统，其特征在于，还包括图案转移部，该图案转移部以所述一个分相和所述引导模板作为掩膜进行刻蚀，将步骤(7)中形成的图案转移至所述基底材料。
11.一种用于半导体工艺的图案化系统的控制方法，用于控制权利要求10所述的用于半导体工艺的图案化系统执行各个步骤。
12.一种计算机程序产品，所述计算机程序产品被处理器执行时实现权利要求11所述的用于半导体工艺的图案化系统的控制方法。
Priority Applications (1)
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| CN202410607208.3A CN118448249A (zh) | 2024-05-15 | 2024-05-15 | 半导体工艺的图案化方法及图案化系统 |
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