CN118366957A - 半导体器件及形成方法、半导体结构 - Google Patents

Abstract

本发明的技术方案提供一种半导体器件及其形成方法、半导体结构，其中半导体器件包括：基底；位于基底上的屏蔽层，屏蔽层与基底电连接，屏蔽层包括多个间隔排布的同心导电环，导电环包括沿着第一方向对称分布的第一部分和第二部分，第一部分和第二部分之间具有隔离开口；位于基底上的接地环，接地环环绕屏蔽层；位于屏蔽层上的接地线，接地线包括沿着第二方向延伸的第一接地线和一端与第一接地线的中心电连接且沿着第一方向延伸的第二接地线，第一接地线电连接多个导电环以及电连接同层的接地环，第一方向和第二方向不同，满足射频集成电路的工艺需求。

Description

半导体器件及形成方法、半导体结构

技术领域

本发明涉及半导体制造领域，尤其涉及一种半导体器件及其形成方法、半导体结构。

背景技术

在集成电路(IC)中，例如在CMOS射频集成电路(RFIC)中，感应器件是一种重要的电学器件，其性能参数直接影响了集成电路的性能。集成电路中的感应器件大多为平面电感，例如平面螺旋电感。与传统的线绕电感相比，平面电感具有成本低、易于集成、噪声小和功耗低等优点，且平面电感与现有集成电路工艺的兼容性较高。

衡量感应器件性能好坏的一个重要指标是品质因数(Q)，品质因数越高，表征感应器件的性能越好。其中，影响感应器件品质因数的一个重要因素为高频时的衬底损耗(SubstrateLoss)。因此通常通过减少衬底损耗的方法来提高感应器件的品质因数。

其中，一种减少衬底损耗的做法是在感应器件和衬底之间设置图案化接地屏蔽(PatternedGroundShielded，PGS)结构。PGS结构能够屏蔽感应器件的电场线和感应磁场线，使得感应器件所产生的大部分电场线和感应磁场线终止于该PGS结构，而不会进入衬底内，从而减少了衬底损耗。

但是，随着射频集成电路的快速发展，亟需提出一种新的PGS结构，以满足工艺需求。

发明内容

本发明解决的技术问题是提供一种半导体器件及其形成方法、半导体结构，满足射频集成电路的工艺需求。

为解决上述技术问题，本发明的技术方案提供一种半导体器件，包括：基底；位于基底上的屏蔽层，屏蔽层与基底电连接，屏蔽层包括多个间隔排布的同心导电环，导电环包括沿着第一方向对称分布的第一部分和第二部分，第一部分和第二部分之间具有隔离开口；位于基底上的接地环，接地环环绕屏蔽层；位于屏蔽层上的接地线，接地线包括沿着第二方向延伸的第一接地线和一端与第一接地线的中心电连接且沿着第一方向延伸的第二接地线，第一接地线电连接多个导电环以及电连接同层的接地环，第一方向和第二方向不同。

可选的，屏蔽层为多层或者单层，当屏蔽层为多层时，相邻两层的屏蔽层相互电连接，每一层屏蔽层包括多个间隔排布的同心导电环。

可选的，每一层的导电环的第一部分之间相互电连接，每一层的导电环的第二部分之间相互电连接。

可选的，每个导电环上具有两个隔离开口，若干隔离开口沿着第一方向分布。

可选的，第二接地线在基底上的投影位于隔离开口在基底上的投影内。

可选的，第一部分投影至基底上的图形为半八边形，第二部分投影至基底上的图形为半八边形。

相应的，本发明还提供一种半导体器件的形成方法，包括：提供基底；在基底上的形成屏蔽层，屏蔽层与基底电连接屏蔽层包括多个间隔排布的同心导电环，导电环包括沿着第一方向对称分布的第一部分和第二部分，第一部分和第二部分之间具有隔离开口；在基底上形成接地环，接地环环绕屏蔽层；在屏蔽层上形成接地线，接地线包括沿着第二方向延伸的第一接地线和一端与第一接地线的中心电连接且沿着第一方向延伸的第二接地线，第一接地线电连接多个导电环以及电连接同层的接地环，第一方向和第二方向不同。

可选的，屏蔽层为多层或者单层，当屏蔽层为多层时，相邻两层的屏蔽层相互电连接，每一层屏蔽层包括多个间隔排布的同心导电环。

可选的，每一层的导电环的第一部分之间相互电连接，每一层的导电环的第二部分之间相互电连接。

可选的，每个导电环上具有两个隔离开口，若干隔离开口沿着第一方向分布。

可选的，第二接地线在基底上的投影位于隔离开口在基底上的投影内。

可选的，第一部分投影至基底上的图形为半八边形，第二部分投影至基底上的图形为半八边形。

相应的，本发明还提供一种半导体结构，包括：电感线圈；位于电感线圈下方的半导体器件，半导体器件包括：基底；位于基底上的屏蔽层，屏蔽层与基底电连接，屏蔽层包括多个间隔排布的同心导电环，导电环包括沿着第一方向对称分布的第一部分和第二部分，第一部分和第二部分之间具有隔离开口；位于基底上的接地环，接地环环绕屏蔽层；位于屏蔽层上的接地线，接地线包括沿着第二方向延伸的第一接地线和一端与第一接地线的中心电连接且沿着第一方向延伸的第二接地线，第一接地线电连接多个导电环以及电连接同层的接地环，第一方向和第二方向不同。

可选的，电感线圈包括：第一线圈层、第二线圈层以及若干导电插塞，第一线圈层和第二线圈层通过若干导电插塞并联连接。

可选的，第一线圈层包括：相互分立的第一子结构和第二子结构；第二线圈层包括：相互分立的第三子结构和第四子结构，第一子结构在基底上投影图形位于第三子结构在基底上投影图形范围内，且第三子结构在基底上投影图形与第二子结构在基底上的投影图形具有重合部，第四子结构在基底上投影图形位于第二子结构在基底上的投影图形范围内。

可选的，第一线圈层和第二线圈层通过若干导电插塞连接的部分作为输入端。

可选的，电感线圈为差分电感。

与现有技术相比，本发明的技术方案具有以下有益效果：

本发明技术方案提供的一种半导体器件，屏蔽层上的接地线包括第一接地线和第二接地线，第一接地线的两端与接地环连接，第二接地线的一端与第一接地线的中心连接同时另外一端接地，后续在射频电感测试的过程中，第二接地线作为地线将电感线圈与接地环进行连接，利用第二接地线两侧对称的导电环结构，使得第二接地线与电感线圈之间的耦合往屏蔽层的中心分布，降低了能量损失，同时第二接地线与电感线圈之间的耦合面积减少，从而提升了Q值，提升最终半导体器件的性能。

附图说明

图1为一种半导体结构的俯视图；

图2为本发明一实施例中半导体器件的俯视图；

图3为本发明一实施例中半导体结构的俯视图；

图4是本发明实施例中电感结构的示意图；

图5是本发明实施例中第一线圈层的结构示意图；

图6是本发明实施例中第二线圈层的结构示意图。

具体实施方式

需要注意的是，本说明书中的“表面”、“上”，用于描述空间的相对位置关系，并不限定于是否直接接触。

如背景技术，现有技术中形成的电感结构的性能有待改善。现结合一种电感结构进行说明分析。

图1为一种半导体器件的俯视图，图1中虚线带箭头的表示耦合信号的路径。

请参考图1，基底(图中未示出)；位于基底上的多层屏蔽层10，位于基底上的接地环20，接地环20环绕屏蔽层10，屏蔽层10与基底电连接，接地环20与屏蔽层10电连接；位于屏蔽层10上的电感线圈30，电感线圈30上具有输入端P1和P2；金属线40分别将屏蔽层10与接地环20的连接点引出来作为接地端P3和P4。

上述半导体结构中，在射频电感测试的过程中，在射频电感器测试键的设计中，有数百微米长的金属线40连接电感线圈30和两侧的接地环20，称为地线(GL)，其中P1和P2是信号端口，P3和P4是接地端口，由于地线(GL)较长，增加了地线与电感线圈30之间的耦合面积，降低了半导体的性能，使得质量因数Q将降低。

为解决技术问题，本发明实施例提供了一种半导体器件，屏蔽层上的接地线包括第一接地线和第二接地线，第一接地线的两端与接地环连接，第二接地线的一端与第一接地线的中心连接同时另外一端接地，后续在射频电感测试的过程中，第二接地线作为地线将电感线圈与接地环进行连接，利用第二接地线两侧对称的导电环结构，使得第二接地线与电感线圈之间的耦合往屏蔽层的中心分布，降低了能量损失，同时第二接地线与电感线圈之间的耦合面积减少，从而提升了Q值，提升最终半导体器件的性能。

为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图2为本发明一实施例中半导体器件的俯视图；图3为本发明一实施例中半导体结构的俯视图；图4是本发明实施例中电感结构的示意图；图5是本发明实施例中第一线圈层的结构示意图；图6是本发明实施例中第二线圈层的结构示意图。

首先，请参考图2，一种半导体器件200，包括基底201、屏蔽层202、接地环203、接地线204。

屏蔽层202位于基底201，屏蔽层202与基底201电连接，屏蔽层202包括多个间隔排布的同心导电环205，导电环205包括沿着第一方向对称分布的第一部分205a和第二部分205b，第一部分205a和第二部分205b之间具有隔离开口205c；

接地环203位于基底201上且环绕屏蔽层202。

接地线204位于屏蔽层202上，接地线204包括沿着第二方向延伸的第一接地线204a和一端与第一接地线204a的中心电连接且沿着第一方向延伸的第二接地线204b，第一接地线204a电连接多个导电环205以及电连接同层的接地环203，第一方向和第二方向不同。

在本实施例中，第二接地线204b一端与第一接地线204a的中心线连接，第二接地线204b的另一端作为接地线的接入到测试焊盘的接地信号端上，第二接地线204b作为地线将电感线圈与接地环203进行连接，利用第二接地线204b两侧对称的导电环205结构，使得第二接地线204b与电感线圈之间的耦合往屏蔽层202的中心分布，降低了能量损失，同时第二接地线204b与电感线圈之间的耦合面积减少，从而提升了Q值，提升最终半导体器件的性能。

在本实施例中，第一方向为Y方向，第二方向为X方向，第一方向与第二方向垂直。

在本实施例中，基底201采用硅衬底。在其他实施例中，基底还可以采用锗衬底、锗化硅衬底、碳化硅衬底、砷化镓衬底或镓化铟衬底等其他材料的衬底。

在本实施例中，基底201上还有器件层(图中没有示出)。

在本实施例中，屏蔽层202为多层结构；在其他实施例中，屏蔽层202还可为单层结构。

在本实施例中，屏蔽层202的层数为1层至6层。

在本实施例中，屏蔽层202通过第一导电结构(图中未示出)与基底201形成电连接。

在本实施例中，相邻两层的屏蔽层202相互电连接，每一层屏蔽层202包括多个间隔排布的同心导电环。

在本实施例中，每一层的导电环205的第一部分205a之间相互电连接，每一层的导电环205的第二部分205b之间相互电连接。

在本实施例中，每个导电环205上具有两个隔离开口205c，若干隔离开口205c沿着第一方向分布。

在本实施例中，第二接地线204b在基底201上的投影位于隔离开口205c在基底201上的投影内。

在本实施例中，隔离开口205c同时沿着第一方向贯穿导电环205。

在本实施例中，第一部分205a投影至基底201上的图形为半八边形，第二部分205b投影至基底201上的图形为半八边形。

相应的，请参考图3，提供一种半导体结构300，包括电感线圈301和半导体器件200，其中包括基底201、屏蔽层202、接地环203、接地线204，屏蔽层202位于基底201，屏蔽层202与基底201电连接，屏蔽层202包括多个间隔排布的同心导电环205，导电环205包括沿着第一方向对称分布的第一部分205a和第二部分205b，第一部分205a和第二部分205b之间具有隔离开口205c；接地环203位于基底201上且环绕屏蔽层202，接地线204位于屏蔽层202上，接地线204包括沿着第二方向延伸的第一接地线204a和一端与第一接地线204a的中心电连接且沿着第一方向延伸的第二接地线204b，第一接地线204a电连接多个导电环205以及电连接同层的接地环203，第一方向和第二方向不同。

图3中中虚线带箭头的表示耦合信号的路径。

在本实施例中，电感线圈301为差分电感。

在本实施例中，所述电感线圈301在所述第一方向上是对称的结构，这样基底耦合效应将抵消，由于较高的线圈相互耦合，Q因数将更高。

在本实施例中，请参考图4至图6，电感线圈301包括：第一线圈层302、第二线圈层303以及若干导电插塞304，第一线圈层302和第二线圈层303通过若干导电插塞304并联连接。

其中，第一线圈层302包括：相互分立的第一子结构3021和第二子结构3022；第二线圈层303包括：相互分立的第三子结构3031和第四子结构3032，第一子结构3021在基底201上投影图形位于第三子结构3031在基底201上投影图形范围内，且第三子结构3031在基底201上投影图形与第二子结构3022在基底201上的投影图形具有重合部，第四子结构3032在基底201上投影图形位于第二子结构3022在基底201上的投影图形范围内。

在本实施例中，第一线圈层302和第二线圈层303通过若干导电插塞304连接的部分作为输入端。

在本实施例中，在射频电感测试的过程中，输入端分别接入到测试焊盘的信号输入端，第二接地线204b的一端接入到测试焊盘的接地端，第二接地线的另一端与第一接地线204a的中心连接，通电时由于第二接地线204b和第一接地线204a围绕的导电环205对称的分布在第二接地线204b的两侧，这样第二接地线204b与电感线圈301之间的耦合往屏蔽层202的中心分布，第二接地线204b左右两侧的线圈层之间的相互耦合更强，高对称结构可以降低了能量损失，提高Q因子，同时第二接地线204b与电感线圈之间的耦合面积减少，从而提升了Q值，提升最终半导体器件的性能。

相应的，本发明还提供一种半导体器件的形成方法。

首先提供基底201。

在本实施例中，基底201采用硅衬底。在其他实施例中，基底还可以采用锗衬底、锗化硅衬底、碳化硅衬底、砷化镓衬底或镓化铟衬底等其他材料的衬底。

请参考图2，在基底200上的形成屏蔽层202。

在本实施例中，屏蔽层202为多层，相邻两层的屏蔽层202相互电连接，每一层屏蔽层202包括多个间隔排布的同心导电环205，每一层的导电环205的第一部分205a之间相互电连接，每一层的导电环205的第二部分205b之间相互电连接。

在本实施例中，以形成两屏蔽层为例，具体形成步骤包括在基底201上形成第一介质层(图中未示出)，在第一介质层(图中未示出)内形成第一导电结构(图中未示出)，在第一介质层(图中未示出)上形成屏蔽层202，第一导电结构(图中未示出)与最底层的屏蔽层202连接，相邻层的屏蔽层202通过第二导电结构(图中未示出)形成电连接，且通过第二介质层(图中未示出)形成隔离。

在本实施例中，屏蔽层202包括多个间隔排布的同心导电环205，导电环205包括沿着第一方向对称分布的第一部分205a和第二部分205b，第一部分205a和第二部分205b之间具有隔离开口205c。

在本实施例中，在多层屏蔽层202中，上一层屏蔽层202与相邻的下一层屏蔽层202之间相互平行且相隔离，屏蔽层202与接地环203之间、相邻层屏蔽层202之间、以及相邻导电环205之间通过第二介质层209相隔离，相邻两层导电环205通过第二导电结构208实现电连接。

在本实施例中，任意一个导电环205包括至少两个间隔排列的子导电环205d(如图2所示)。导电环205由至少两个平行的子导电环205d构成，提高了每一个导电环205的面积，以增加屏蔽层200产生的噪音电流的传输路径，从而使得产生的噪音电流能够以更快的速度传输至接地环203，进而减小屏蔽层203对电感线圈的Q值的影响。

在本实施例中，每个导电环205上具有两个隔离开口205c，若干隔离开口205c沿着第一方向分布。

在本实施例中，第一部分205a投影至基底201上的图形为半八边形，第二部分205b投影至基底201上的图形为半八边形。

请参考图2，在基底上形成接地环203，接地环203环绕屏蔽层202。

在本实施例中，为了减少形成屏蔽层202的工艺时间和工艺成本，接地,203为单层结构，接地环203与最底层的屏蔽层202位于同一平面内且电连接。由于相邻两层屏蔽层202相互电连接，因此通过使接地环203与最底层的屏蔽层202实现电连接的方式，即可使每一层屏蔽层202均能与接地环203电连接。

在其他实施例中，接地环203还可以为叠层结构。具体地，相邻两层接地环203相互电连接，接地环203与屏蔽层202一一对应，每一层接地环与相对应的屏蔽层位于同一平面内且电连接。

请参考图2，在屏蔽层202上形成接地线204，接地线204包括沿着第二方向延伸的第一接地线204a和一端与第一接地线204a的中心电连接且沿着第一方向延伸的第二接地线204b，第一接地线204a电连接多个导电环205以及电连接同层的接地环203，第一方向和第二方向不同。

在本实施例中，第一接地线204a和第二接地线204b构成T形结构。

在本实施例中，第一接地线204a与接地环203电连接，第一接地线204a还与多个导电环205电连接，从而实现接地环203与所有屏蔽层202电连接。

在本实施例中，第一接地线204a沿着第二方向径向电连接多个导电环205，有利于避免出现屏蔽层中金属层密度过大的问题，从而减小屏蔽层对电感线圈的能量损耗，进而有利于提高电感线圈的Q值。

本实施例中，接地环203为单层结构，接地环203与最底层的屏蔽层202位于同一平面内且电连接，因此最底层屏蔽层202的第一接地线204a电连接最底层屏蔽层202的导电环205和接地环203，同时与接地环203连接的第一接地线204a的底部具有有源区，剩余第一接地线204a电连接相对应屏蔽层202中的导电环205。具体地，每一层屏蔽层202中，第一接地线204a与相对应的导电环205位于同一平面内。

在本实施例中，第二接地线204b与最底层的第一接地线204a的中心连接。

在本实施例中，第二接地线204b在基底201上的投影位于隔离开口205c在基底201上的投影内。

在本实施例中，在射频电感测试的过程中，输入端分别接入到测试焊盘的信号输入端，第二接地线204b的一端接入到测试焊盘的接地端，第二接地线204b的与第一接地线204a的中心连接，通电时由于第二接地线204b和第一接地线204a围绕的导电环205对称的分布在第二接地线204b的两侧，这样第二接地线204b与电感线圈301之间的耦合往屏蔽层202的中心分布，降低了能量损失，同时第二接地线204b与电感线圈之间的耦合面积减少，从而提升了Q值，提升最终半导体器件的性能。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (17)

1.一种半导体器件，其特征在于，包括：

基底；

位于所述基底上的屏蔽层，所述屏蔽层与所述基底电连接，所述屏蔽层包括多个间隔排布的同心导电环，所述导电环包括沿着第一方向对称分布的第一部分和第二部分，所述第一部分和所述第二部分之间具有隔离开口；

位于所述基底上的接地环，所述接地环环绕所述屏蔽层；

位于所述屏蔽层上的接地线，所述接地线包括沿着第二方向延伸的第一接地线和一端与所述第一接地线的中心电连接且沿着所述第一方向延伸的第二接地线，所述第一接地线电连接多个所述导电环以及电连接同层的所述接地环，所述第一方向和所述第二方向不同。

2.如权利要求1所述的半导体器件，其特征在于，所述屏蔽层为多层或者单层，当所述屏蔽层为多层时，相邻两层的所述屏蔽层相互电连接，每一层所述屏蔽层包括多个间隔排布的同心所述导电环。

3.如权利要求1所述的半导体器件，其特征在于，每一层的所述导电环的所述第一部分之间相互电连接，每一层的所述导电环的所述第二部分之间相互电连接。

4.如权利要求1所述的半导体器件，其特征在于，每个所述导电环上具有两个所述隔离开口，若干所述隔离开口沿着所述第一方向分布。

5.如权利要求1所述的半导体器件，其特征在于，所述第二接地线在所述基底上的投影位于所述隔离开口在所述基底上的投影内。

6.如权利要求1所述的半导体器件，其特征在于，所述第一部分投影至所述基底上的图形为半八边形，所述第二部分投影至所述基底上的图形为半八边形。

7.一种半导体器件的形成方法，其特征在于，包括：

提供基底；

在所述基底上的形成屏蔽层，所述屏蔽层与所述基底电连接所述屏蔽层包括多个间隔排布的同心导电环，所述导电环包括沿着第一方向对称分布的第一部分和第二部分，所述第一部分和所述第二部分之间具有隔离开口；

在所述基底上形成接地环，所述接地环环绕所述屏蔽层；

在所述屏蔽层上形成接地线，所述接地线包括沿着第二方向延伸的第一接地线和一端与所述第一接地线的中心电连接且沿着所述第一方向延伸的第二接地线，所述第一接地线电连接多个所述导电环以及电连接同层的所述接地环，所述第一方向和所述第二方向不同。

8.如权利要求7所述的半导体器件的形成方法，其特征在于，所述屏蔽层为多层或者单层，当所述屏蔽层为多层时，相邻两层的所述屏蔽层相互电连接，每一层所述屏蔽层包括多个间隔排布的同心所述导电环。

9.如权利要求7所述的半导体器件的形成方法，其特征在于，每一层的所述导电环的所述第一部分之间相互电连接，每一层的所述导电环的所述第二部分之间相互电连接。

10.如权利要求7所述的半导体器件的形成方法，其特征在于，每个所述导电环上具有两个所述隔离开口，若干所述隔离开口沿着所述第一方向分布。

11.如权利要求7所述的半导体器件的形成方法，其特征在于，所述第二接地线在所述基底上的投影位于所述隔离开口在所述基底上的投影内。

12.如权利要求7所述的半导体器件的形成方法，其特征在于，所述第一部分投影至所述基底上的图形为半八边形，所述第二部分投影至所述基底上的图形为半八边形。

13.一种半导体结构，其特征在于，包括：

电感线圈；

位于所述电感线圈下方的半导体器件，所述半导体器件包括：

基底；

位于所述基底上的屏蔽层，所述屏蔽层与所述基底电连接，所述屏蔽层包括多个间隔排布的同心导电环，所述导电环包括沿着第一方向对称分布的第一部分和第二部分，所述第一部分和所述第二部分之间具有隔离开口；

位于所述基底上的接地环，所述接地环环绕所述屏蔽层；

位于所述屏蔽层上的接地线，所述接地线包括沿着第二方向延伸的第一接地线和一端与所述第一接地线的中心电连接且沿着所述第一方向延伸的第二接地线，所述第一接地线电连接多个所述导电环以及电连接同层的所述接地环，所述第一方向和所述第二方向不同。

14.如权利要求13所述的半导体结构，其特征在于，所述电感线圈包括：第一线圈层、第二线圈层以及若干导电插塞，所述第一线圈层和所述第二线圈层通过若干所述导电插塞并联连接。

15.如权利要求14所述的半导体结构，其特征在于，所述第一线圈层包括：相互分立的第一子结构和第二子结构；所述第二线圈层包括：相互分立的第三子结构和第四子结构，所述第一子结构在所述基底上投影图形位于所述第三子结构在所述基底上投影图形范围内，且所述第三子结构在所述基底上投影图形与所述第二子结构在所述基底上的投影图形具有重合部，所述第四子结构在所述基底上投影图形位于所述第二子结构在所述基底上的投影图形范围内。

16.如权利要求15所述的半导体结构，其特征在于，所述第一线圈层和所述第二线圈层通过若干所述导电插塞连接的部分作为输入端。

17.如权利要求13所述的半导体结构，其特征在于，所述电感线圈为差分电感。