CN118339613A - 包含输出驱动器的设备及提供输出数据信号的方法 - Google Patents

Abstract

描述包含输出驱动器的设备及用于提供输出数据信号的方法。实例设备包含高逻辑电平驱动器、低逻辑电平驱动器及中介逻辑电平驱动器。所述高逻辑电平驱动器被提供第一电压，并在被激活时向数据端子提供高逻辑电平电压。所述低逻辑电平驱动器被提供第二电压，并在被激活时向所述数据端子提供低逻辑电平电压。所述中介逻辑电平驱动器被提供具有介于所述第一电压与所述第二电压之间的量值的第三电压，并且当被激活时向所述数据端子提供中介逻辑电平电压。所述高逻辑电平驱动器、低逻辑电平驱动器及中介逻辑电平驱动器中的每一者经配置以基于多个控制信号中的一或多者分别被激活。

Description

包含输出驱动器的设备及提供输出数据信号的方法

相关申请案的交叉参考

本申请案主张2021年12月1日申请的第63/284,968号美国临时申请案的申请权利。本申请案以全文引用方式且出于所有目的并入到本文中。

背景技术

对使计算系统更强大且更节能的追求已引起接口通信的进步，以在不增加并且理想地减少能量消耗的情况下改进吞吐量。通常，随着时钟速度增加，期望增加接口总线上的数据转换时间以匹配更快时钟速度。未来的低功耗双倍数据速率(LPDDR)动态随机存取存储器(DRAM)性能目标可能最终超过DRAM晶体管切换能力。

为了解决所述限制，一些系统已实施数据编码及存储器与系统之间的专用、多级(例如，多于两级)通信。虽然利用多级通信可提供改进的吞吐量，但是用于提供多级数据信号的输出数据电路(例如输出驱动器)可为复杂的并且增加功耗。

随着工程师不断改进系统性能，可改进电流消耗且不会显著增加输出数据电路复杂性的输出驱动器可能是合意的。

发明内容

公开包含输出驱动器的设备及用于提供输出数据信号的方法。例如，设备包含高逻辑电平驱动器、低逻辑电平驱动器及中介逻辑电平驱动器。高逻辑电平驱动器耦合到数据端子且经配置以被提供第一电压，并且高逻辑电平驱动器经配置以在被激活时向数据端子提供高逻辑电平电压。所述低逻辑电平驱动器耦合到所述数据端子且经配置以被提供第二电压，并且所述低逻辑电平驱动器经配置以在被激活时向所述数据端子提供低逻辑电平电压。中介逻辑电平驱动器耦合到数据端子，且经配置以被提供具有介于第一电压与第二电压之间的量值的第三电压，并且中介逻辑电平驱动器经配置以在被激活时向数据端子提供中介逻辑电平电压。高逻辑电平驱动器、低逻辑电平驱动器及中介逻辑电平驱动器中的每一者经配置以基于多个控制信号中的一或多者分别被激活。

另一实例装置包含输出驱动器数据控制逻辑及输出驱动器。输出驱动器数据控制逻辑经配置以被提供多个数据位并基于多个数据位提供输出驱动器数据控制信号。输出驱动器耦合到输出驱动器数据控制逻辑，并且包含第一逻辑电平驱动器、第二逻辑电平驱动器及第三逻辑电平驱动器。输出驱动器经配置以接收输出驱动器数据控制信号，并且基于输出驱动器数据控制信号经配置以：用经激活的第一逻辑电平驱动器以及经取消激活的第二及第三逻辑电平驱动器提供第一逻辑电平电压，用经激活的第二逻辑电平驱动器以及经取消激活的第一及第三逻辑电平驱动器提供第二逻辑电平电压，及用经激活的第三逻辑电平驱动器以及经取消激活的第一及第二逻辑电平驱动器提供第三逻辑电平电压。第三逻辑电平电压具有介于第一逻辑电平与第二逻辑电平电压之间的量值。

实例输出驱动器包含第一、第二、第三及第四晶体管。第一晶体管耦合到数据端子且经配置以被提供第一电平电压。第二晶体管耦合到数据端子且经配置以被提供第二电平电压。第三及第四晶体管耦合到数据端子，并且第三及第四晶体管经配置以被提供第三电平电压。第一电平电压具有大于第二电平电压的量值，并且第三电平电压具有介于第一电平电压与第二电平电压之间的量值。

一种用于提供输出数据信号的实例方法包含：用经激活的第一逻辑电平驱动器以及经取消激活的第二及第三逻辑电平驱动器提供具有第一逻辑电平电压的输出数据信号；用经激活的第二逻辑电平驱动器以及经取消激活的第一及第三逻辑电平驱动器提供具有第二逻辑电平电压的输出数据信号；及用经激活的第三逻辑电平驱动器以及经取消激活的第一及第二逻辑电平驱动器提供第三逻辑电平电压。第三逻辑电平电压具有介于第一逻辑电平电压与第二逻辑电平电压之间的量值。

一种实例方法包含在输出驱动器处接收输出驱动器数据控制信号，并且响应于输出驱动器数据控制信号，激活高逻辑电平驱动器以向数据端子提供高逻辑电平电压，激活低逻辑电平驱动器以向数据端子提供低逻辑电平电压，或者激活中介逻辑电平驱动器以向数据端子提供中介逻辑电平电压。

一种用于在第一、第二及第三逻辑电平电压之间转换数据端子处的输出数据信号的方法包含：为将输出数据信号从第一逻辑电平电压转换到第二逻辑电平电压，取消激活耦合到数据端子并被提供第一电平电压的第一晶体管，且激活耦合到数据端子并被提供第二电平电压的第二晶体管；为将所述输出数据信号从所述第二逻辑电平电压转换到所述第一逻辑电平电压，取消激活所述第二晶体管并激活所述第一；为将所述输出数据信号从所述第一逻辑电平电压转换到所述第三逻辑电平电压，取消激活所述第一晶体管，且激活耦合到所述数据端子并各自被提供第三电平电压的第三及第四晶体管；为将所述输出数据信号从所述第二逻辑电平电压转换到所述第三逻辑电平电压，取消激活所述第二晶体管，并激活所述第三及第四晶体管；为将所述输出数据信号从所述第三逻辑电平电压转换到所述第一逻辑电平电压，取消激活所述第三及第四晶体管并激活所述第一晶体管；及为将所述输出数据信号从所述第三逻辑电平电压转换到所述第二逻辑电平电压，取消激活所述第三及第四晶体管并激活所述第二晶体管。

附图说明

图1是展示根据本公开的实施例的半导体装置的配置的框图。

图2是根据本公开的实施例的输出缓冲器的框图。

图3是根据本公开的实施例的输出驱动器的图。

图4是展示根据本公开的实施例的输出驱动器的不同逻辑电平电压之间的输出数据信号转换的信号图。

图5是展示根据本公开的实施例的输出驱动器的实例电压-电流响应的图。

具体实施方式

下文将参考附图详细地解释本公开的各种实施例。以下详细描述参考附图，所述附图通过说明的方式展示其中可实践本公开的实施例的特定方面。足够详细地描述这些实施例以使所属领域的技术人员能够实践本公开的实施例。可利用其它实施例，且可在不脱离本公开的范围的情况下进行结构、逻辑及电气改变。本文中所公开的各种实施例不一定是互斥的，因为一些所公开实施例可与一或多个其它所公开实施例组合以形成新实施例。

下文将阐述特定细节以提供对本公开的实施例的充分理解。然而，将对所属领域的技术人员明显的是可无需这些特定细节实践本公开的实施例。此外，本文所描述的本公开的特定实施例仅通过实例提供且不应用于使本公开的范围限于这些特定实施例。在其它例子中，未详细地展示众所周知的电路、控制信号、时序协议及软件操作以避免不必要地模糊本公开的实施例。另外，例如“耦合(couples及coupled)”的术语意味着两个组件可直接或间接电耦合。间接耦合可暗示两个组件通过一或多个中介组件耦合。

图1所展示的半导体装置10是动态随机存取存储器(DRAM)装置。在一些实施例中，DRAM装置是低功耗双倍数据速率(LPDDR)存储器装置。例如，DRAM装置可为LPDDR5 DRAM装置。DRAM装置也可为其它LPDDR DRAM装置，包含现在已知的或以后开发的LPDDR DRAM装置。

半导体装置10包含存储器单元阵列11、提供对存储器单元阵列11的存取的存取控制电路12及向存储器单元阵列11输入数据及从存储器单元阵列11输出数据的I/O电路13。存取控制电路12基于经由命令地址端子14从外部控制器输入的命令地址信号CA提供对存储器单元阵列11的存取。在读取操作中，从存储器单元阵列11读出的数据DQ经由I/O电路13输出到数据端子15。在写入操作中，从外部控制器输入到数据端子15的数据DQ经由I/O电路13被提供到存储器单元阵列11。

I/O电路13包含用于每一DQ端子的输入缓冲器及输出缓冲器。在写入操作期间，使用输入缓冲器来输入被提供到数据端子15的写入数据DQ，所述写入数据DQ将被写入到存储器单元阵列11。在读取操作期间，使用输出缓冲器来将从存储器单元阵列11读取的数据DQ提供到数据端子15。

如下面将更详细描述的，I/O电路13的每一输出缓冲器提供具有对应于三个不同逻辑电平的三个电压电平中的一者的输出数据信号。三个不同逻辑电平可被称为高逻辑电平、低逻辑电平及中介(中间)逻辑电平(例如，高、低及中)。在一些实施例中，可使用三个不同逻辑电平来实施三电平脉冲振幅调制(PAM3)。

图2是根据本公开的实施例的输出缓冲器200的框图。输出缓冲器200可被包含在I/O电路中。例如，在本公开的一些实施例中，输出缓冲器200被包含在图1的半导体装置10的I/O电路13中。

输出缓冲器200包含输出驱动器数据控制逻辑210及输出驱动器220。输出驱动器数据控制逻辑210被提供作为二进制数字(位)B0到Bn(n是大于零的数)的数据，并且基于数据位B0到Bn提供输出驱动器数据控制信号230。输出驱动器数据控制信号230可使用由被包含在输出驱动器数据控制逻辑210中的逻辑电路执行的逻辑操作来提供。在本公开的一些实施例中，输出驱动器数据控制逻辑210可被视为对数据位B0到Bn进行转译、转换、编码等操作以提供输出驱动器数据控制信号230。

例如，被提供到输出驱动器数据控制逻辑210的数据位B0到Bn可为从存储器单元阵列读取的数据位。尽管图2展示输出驱动器数据控制逻辑210并行接收数据位B0到Bn，但是本公开的范围不限于以这种方式提供的数据位B0到Bn。例如，在本公开的一些实施例中，数据位B0到Bn被串行提供到输出驱动器数据控制逻辑210，其中每一数据位在不同时间间隔期间提供。在本公开的其它实施例中，数据位B0到Bn以不同于并行或串行的方式被提供到输出驱动器数据控制逻辑210。

来自输出驱动器数据控制逻辑210的输出驱动器控制信号230被提供到输出驱动器220。输出驱动器220又提供表示对应于提供到输出驱动器数据控制逻辑210的数据位B0到Bn的读取数据DQ的输出数据信号。由输出驱动器220提供的输出数据信号可具有三个不同逻辑电平中的一者，其中每一逻辑电平对应于不同电压电平。三个不同逻辑电平可被称为高逻辑电平、低逻辑电平及中介(中间)逻辑电平(例如，高、低及中)。在一些实施例中，可使用三个不同逻辑电平来实施三电平脉冲振幅调制(PAM3)。

输出驱动器220被进一步提供电压VDDQ1、VDDQ2及VSS。VDDQ1电压大于VDDQ2电压，并且VDDQ2电压大于VSS电压。即，VDDQ2电压是具有介于VDDQ1电压与VSS电压之间的量值的中介电压。对于本公开的一些实施例，电压VDDQ1、VDDQ2及VSS可为由系统提供到包含输出缓冲器200的装置的外部电压。

电压VDDQ1、VDDQ2及VSS中的每一者对应于由输出驱动器220提供的输出数据信号的三个逻辑电平中的不同一者。例如，具有VDDQ1电压的输出数据信号可对应于高逻辑电平输出数据。类似地，具有VSS电压的输出数据信号可对应于低逻辑电平输出数据，并且具有VDDQ2电压的输出数据信号可对应于中介逻辑电平输出数据。输出驱动器220被进一步提供控制信号LCutF，其用于在有效时(例如，当LCutF信号是低电平“0”时有效)截止来自输出驱动器的一或多个电路的一或多个电压。在输出驱动器220的操作期间，例如当输出驱动器220提供具有三个逻辑电平(例如，高逻辑电平、低逻辑电平或中逻辑电平)中的一者的输出数据信号时，LCutF信号无效(例如，当LCutF信号为高电平“1”时无效)。LCutF信号可由控制电路提供，例如被包含在图1的半导体装置10的存取控制电路12中的控制电路。

在本公开的一些实施例中，输出驱动器数据控制逻辑210接收三个数据位B0到B2，并基于三个数据位B0到B2向输出驱动器220提供输出驱动器数据控制信号230。输出驱动器220又提供表示三个数据位B0到B2的输出数据信号。例如，输出数据信号可具有对应于相应逻辑电平的输出数据的每一单位间隔(UI)的电压电平，并且三个数据位B0到B2由输出数据的多于一个UI的输出数据信号的逻辑电平的组合来表示。

表1展示用输出数据的两个UI表示三个数据位B0到B2的实例，其中输出数据是三个逻辑电平中的一者。

表1

表1的实例是用于100BASE-T1标准的PAM3编码。

参考图2，在PAM3输出数据信号的三个数据位及两个UI的本实例的操作中，输出驱动器数据控制逻辑210接收三个数据位B0到B2。输出驱动器数据控制逻辑210基于数据位B0到B2提供输出驱动器数据控制信号230，以控制输出驱动器220提供具有对应于三个数据位B0到B2的两个单位间隔的逻辑电平组合的输出数据信号。例如，当输出驱动器数据控制逻辑210接收数据位101时，输出驱动器数据控制逻辑210提供输出驱动器数据控制信号230，以控制输出驱动器220提供具有第一单位间隔(T0)的高逻辑电平及第二单位间隔(T1)的低逻辑电平的输出数据信号。对于输出驱动器数据控制逻辑210接收的另外三个数据位，输出驱动器数据控制逻辑210基于三个新数据位提供输出驱动器数据控制信号，以控制输出驱动器220提供具有对应于三个新数据位的两个单位间隔的逻辑电平组合的输出数据信号。当输出驱动器数据控制逻辑210接收到额外三个新数据位B0到B2时，输出驱动器数据控制逻辑210及输出驱动器220继续以这种方式操作。

图3是根据本公开的实施例的输出驱动器300的图。输出驱动器300可被包含在输出缓冲器中。例如，在本公开的一些实施例中，输出驱动器300作为输出驱动器220被包含在图2的输出缓冲器200中。

输出驱动器300包含高逻辑电平驱动器310、低逻辑电平驱动器320及中介逻辑电平驱动器330。高逻辑电平驱动器310、低逻辑电平驱动器320及中介逻辑电平驱动器330耦合到数据端子21。高逻辑电平驱动器310被提供电压VDDQ1，且低逻辑电平驱动器320被提供电压VSS。中介逻辑电平驱动器330被提供电压VDDQ2。在本公开的一些实施例中，VDDQ1电压大于VDDQ2电压，并且VDDQ2电压大于VSS电压。即，VDDQ2电压是介于VDDQ1电压与VSS电压之间的中介电压。

被提供到高逻辑电平驱动器310的VDDQ1电压可用于提供具有对应于高逻辑电平输出数据的高逻辑电平电压的输出数据信号。被提供到低逻辑电平驱动器320的VSS电压可用于提供具有对应于低逻辑电平输出数据的低逻辑电平电压的输出数据信号。被提供到中介逻辑电平驱动器330的VDDQ2电压可用于提供对应于中介逻辑电平输出数据的中介逻辑电平电压。在本公开的一些实施例中，电压VDDQ1为1.0V，电压VSS为0.0V，并且电压VDDQ2为0.5V。然而，在其它实施例中，电压VDDQ1、VSS及VDDQ2是不同值。在本公开的其它实施例中，一或多个电压可小于0.0V。

高逻辑电平驱动器310包含上拉驱动器312及电阻314。上拉驱动器310被提供电压VDDQ1及输出驱动器数据控制信号Data2F。当由有效Data2F信号(例如，当Data2F是LO电平“0”时有效)激活时，上拉驱动器312向电阻314提供电压VDDQ1，以向数据端子21提供高逻辑电平电压。在本公开的一些实施例中，电阻314可包含一或多个电阻器。当上拉驱动器312被激活时，电阻314可改进高逻辑电平驱动器310的输出的线性度。电阻314还可保护上拉驱动器312使其免受静电放电(ESD)的影响。上拉驱动器312在图3中展示为包含p沟道晶体管。然而，在本公开的一些实施例中，上拉驱动器312可包含额外及/或替代电路，例如其它p沟道类型晶体管、其它类型的晶体管、开关及类似者。上拉驱动器312的p沟道晶体管可经配置为源极接地电路。

低逻辑电平驱动器320包含下拉驱动器322及电阻324。下拉驱动器被提供电压VSS及输出驱动器数据控制信号Data0。当由有效Data0信号(例如，当Data0是HI电平“1”时有效)激活时，下拉驱动器324向电阻324提供电压VSS，以向数据端子21提供低逻辑电平电压。在本公开的一些实施例中，电阻324可包含一或多个电阻器。当下拉驱动器322被激活时，电阻324可改进低逻辑电平驱动器320的输出的线性度。电阻324还可保护下拉驱动器322使其免受ESD的影响。下拉驱动器322在图3中展示为包含n沟道晶体管。然而，在本公开的一些实施例中，下拉驱动器322可包含额外及/或替代电路，例如其它n沟道类型晶体管、其它类型的晶体管、开关及类似者。下拉驱动器322的n沟道晶体管可经配置为源极接地电路。

中介逻辑电平驱动器330包含上拉中间驱动器331及下拉中间驱动器332。上拉中间驱动器331包含中间驱动器333、电阻335及截止电路337。中间驱动器333被提供输出驱动器数据控制信号Data1。截止电路337被提供电压VDDQ1及控制信号LCutF。当截止电路337由有效LCutF信号(例如，当LCutF是LO电平“0”时有效)激活时，电压VDDQ2被截止到中间驱动器333。相反，当截止电路337由无效LCutF信号(例如，当LCutF是HI电平“1”时无效)取消激活时，电压VDDQ2被提供到中间驱动器333。当LCutF信号无效时，上拉中间驱动器331可由有效Data1信号(例如，当Data1是HI电平“1”时有效)激活。当被激活时，中间驱动器333向电阻335提供电压VDDQ2，以向数据端子21提供中介逻辑电平电压。

在本公开的一些实施例中，电阻335可包含一或多个电阻器。电阻335保护中间驱动器333使其免受ESD的影响。在一些实施例中，例如，在ESD不太受关注的情况下，上拉中间驱动器331不包含电阻335。中间驱动器333在图3中展示为包含n沟道晶体管。然而，在本公开的一些实施例，中间驱动器333可包含额外及/或替代电路，例如其它n沟道类型晶体管、其它类型的晶体管、开关及类似者。中间驱动器333的n沟道晶体管可经配置为源极跟随器电路。在本公开的一些实施例中，例如，在图3的实例中，中间驱动器333包含具有相对低阈值电压Vt的n沟道晶体管。可用相对较低的栅极电压激活较低Vt的n沟道晶体管，从而较快地响应有效Data1信号。

截止电路337在图3中展示为包含n沟道晶体管。然而，在本公开的一些实施例，截止电路337可包含额外及/或替代电路，例如其它n沟道类型晶体管、其它类型的晶体管、开关及类似者。在本公开的一些实施例中，例如，在图3的实例中，电路337包含具有相对厚的栅极氧化物及相对高的阈值电压Vt的n沟道晶体管。在本公开的一些实施例中，截止电路337的n沟道晶体管需要相对较高的栅极电压，例如3.0V。具有相对厚的栅极氧化物及相对高的阈值电压的n沟道晶体管在被激活时具有相对高的电流驱动，而在被取消激活时具有相对低的泄漏电流。截止电路337可用于例如通过在中介逻辑电平驱动器330不操作时被激活以截止电压VDDQ2使其无法到达中间驱动器333来防止通过中间驱动器333的泄漏电流。例如，当中介逻辑电平驱动器330不操作时(例如，没有输出数据操作)，可向截止电路337提供有效LCutF信号，以截止电压VDDQ2使其无法被提供到中间驱动器333。

下拉中间驱动器332包含中间驱动器334、电阻336及截止电路338。中间驱动器334被提供输出驱动器数据控制信号Data1F。Data1F信号与被提供到中间驱动器333的Data1信号互补。例如，当Data1信号是HI电平“1”时，Data1F信号是LO电平“0”，且当Data1信号是LO电平“0”时，Data1F信号是HI电平“1”。截止电路338被提供电压VDDQ1及控制信号LCutF。当截止电路338由有效LCutF信号(例如，当LCutF是LO电平“0”时有效)激活时，电压VDDQ2被截止而无法到达中间驱动器334。相反，当截止电路338由无效LCutF信号(例如，当LCutF是HI电平“1”时无效)取消激活时，电压VDDQ2被提供到中间驱动器334。当LCutF信号无效时，下拉中间驱动器332可由有效Data1F信号(例如，当Data1F是LO电平“0”时有效)激活。当被激活时，中间驱动器334向电阻336提供电压VDDQ2，以向数据端子21提供中介逻辑电平电压。

在本公开的一些实施例中，电阻336可包含一或多个电阻器。电阻336保护中间驱动器334使其免受ESD的影响。在一些实施例中，例如，在ESD不太受关注的情况下，上拉中间驱动器332不包含电阻336。中间驱动器334在图3中展示为包含p沟道晶体管。然而，在本公开的一些实施例，中间驱动器334可包含额外及/或替代电路，例如其它p沟道类型晶体管、其它类型的晶体管、开关及类似者。中间驱动器334的p沟道晶体管可经配置为源极跟随器电路。在本公开的一些实施例中，例如，在图3的实例中，中间驱动器334包含具有相对低阈值电压Vt的p沟道晶体管。可用相对较高的栅极电压激活较低Vt的p沟道晶体管，从而较快地响应有效Data1F信号。

在本公开的一些实施例中，上拉中间驱动器331及下拉中间驱动器332的电阻335及336具有比高逻辑电平驱动器310的电阻314及/或低逻辑电平驱动器320的电阻324更小的电阻。

截止电路338在图3中展示为包含n沟道晶体管。然而，在本公开的一些实施例，截止电路338可包含额外及/或替代电路，例如其它n沟道类型晶体管、其它类型的晶体管、开关及类似者。在本公开的一些实施例中，例如，在图3的实例中，截止电路338包含具有相对厚的栅极氧化物及相对高的阈值电压Vt的n沟道晶体管。在本公开的一些实施例中，截止电路338的n沟道晶体管需要相对较高的栅极电压，例如3.0V。如之前关于截止电路337的实施例描述，具有相对厚的栅极氧化物及相对高的阈值电压的n沟道晶体管在被激活时具有相对高的电流驱动，而在被取消激活时具有相对低的泄漏电流。截止电路338可用于例如通过在中介逻辑电平驱动器330不操作时被激活以截止电压VDDQ2使其无法到达中间驱动器334来防止通过中间驱动器334的泄漏电流。例如，当中介逻辑电平驱动器330不操作(例如，没有输出数据操作)时，可向截止电路338提供有效LCutF信号，以截止电压VDDQ2使其无法被提供到中间驱动器334。

在本公开的一些实施例中，共同取消激活电路在上拉中间驱动器331与下拉中间驱动器332之间共享，而不是上拉中间驱动器331及下拉中间驱动器332(例如，截止电路337及338)具有单独的取消激活电路。

在其中输出驱动器300作为输出驱动器220被包含在图2的输出缓冲器200中的本公开的实施例中，输出驱动器数据控制信号Data0、Data1、Data1F及Data2F被包含在由输出驱动器数据控制逻辑210提供的输出驱动器数据控制信号230中。

图3进一步展示通过导体23耦合到数据端子21的端接电阻RTT。在本公开的一些实施例中，端接电阻RTT耦合到电压VDDQ2，如图3的实例所展示。电压VDDQ2与提供到中介逻辑电平驱动器330的电压相同。在本公开的一些实施例中，耦合到端接电阻RTT的电压不同于电压VDDQ2。例如，在一些实施例中，端接电阻RTT可耦合到电压VDDQ1。在其它实施例中，端接电阻RTT可耦合到电压VSS。

在操作中，当LCutF信号无效并且截止电路337及338被取消激活以向中间驱动器333及334提供VDDQ1时，输出驱动器300基于输出驱动器数据控制信号Data0、Data1、Data1F及Data2F提供输出数据信号。输出数据信号具有对应于高逻辑电平(高)的高逻辑电平电压、对应于低逻辑电平(低)的低逻辑电平电压或者对应于中介逻辑电平(中)的中介逻辑电平电压。可使用电压VDDQ1来提供高逻辑电平电压。可通过使用电压VSS来提供低逻辑电平电压。可通过使用电压VDDQ2来提供中介逻辑电平电压。

表2展示输出驱动器300的输出数据信号的输出驱动器数据控制信号及对应逻辑电平。

Data0	Data1	Data1F	Data2F	DQ
					HI	LO	HI	HI	低
LO	HI	LO	HI	中
					LO	LO	HI	LO	高

表2

图4是展示根据本公开的实施例的输出驱动器的不同逻辑电平电压之间的输出数据信号转换的信号图。在一些实施例中，图4的信号图表示由图3的输出驱动器300提供的输出数据信号。

图4展示由VDDQ1、VDDQ2及VSS提供的不同逻辑电平电压之间的输出数据信号转换。在图4的实例中，对应于高逻辑电平的高逻辑电平电压展示为1.0V，对应于中逻辑电平的中介逻辑电平电压展示为0.5V，且对应于低逻辑电平的低逻辑电平电压展示为0.0V。虽然在一些实施例中，高、中及低逻辑电平的逻辑电平电压的量值如针对图4的实例所展示，但是在本公开的一些实施例中，一或多个逻辑电平电压的量值是不同的。例如，在本公开的一些实施例中，针对高的逻辑电平电压小于针对图4实例所展示的，而针对低的逻辑电平电压高于针对图4实例所展示的。在本公开的一些实施例中，高及中逻辑电平的逻辑电平电压小于针对图4的实例所展示。在本公开的一些实施例中，高逻辑电平电压是正电压，低逻辑电平电压是负电压，并且中介逻辑电平电压的量值在VDDQ1与VSS电压之间。

将参考图3、表2及图4描述输出驱动器300的实例操作。然而，图3的输出驱动器300的操作不限于参考图4描述的操作。

在输出驱动器300的实例操作中，为了将输出数据信号从低逻辑电平电压转换到高逻辑电平电压，由输出驱动器300接收的Data0、Data1、Data1F、Data2F信号从HI、LO、HI、HI改变为LO、LO、HI、LO。作为改变Data0、Data1、Data1F、Data2F信号的结果，经激活的低逻辑电平驱动器320被取消激活，且经取消激活的高逻辑电平驱动器310被激活。经取消激活的中介逻辑电平驱动器330保持取消激活。由输出驱动器300提供的输出数据信号从低逻辑电平电压到高逻辑电平电压的转换可由图4的信号410表示。

为了将输出数据信号从高逻辑电平电压转换到低逻辑电平电压，将由输出驱动器300接收的Data0、Data1、Data1F、Data2F信号从LO、LO、HI、LO改变为HI、LO、HI、HI。作为改变Data0、Data1、Data1F、Data2F信号的结果，经激活的高逻辑电平驱动器310被取消激活，且经取消激活的低逻辑电平驱动器320被激活。经取消激活的中介逻辑电平驱动器330保持取消激活。由输出驱动器300提供的输出数据信号从高逻辑电平电压到低逻辑电平电压的转换可由信号415表示。

为了将输出数据信号从中介逻辑电平电压转换到高逻辑电平电压，将由输出驱动器300接收的Data0、Data1、Data1F、Data2F信号从LO、HI、LO、HI改变为LO、LO、HI、LO。因此，经激活的中介逻辑电平驱动器330被取消激活，且经取消激活的高逻辑电平驱动器310被激活。经取消激活的低逻辑电平驱动器320保持取消激活。由输出驱动器300提供的输出数据信号从中介逻辑电平电压到高逻辑电平电压的转换可由信号420表示。

为了将输出数据信号从中介逻辑电平电压转换到低逻辑电平电压，将由输出驱动器300接收的Data0、Data1、Data1F、Data2F信号从LO、HI、LO、HI改变为HI、LO、HI、HI。因此，经激活的中介逻辑电平驱动器330被取消激活，且经取消激活的低逻辑电平驱动器320被激活。经取消激活的高逻辑电平驱动器310保持取消激活。由输出驱动器300提供的输出数据信号从中介逻辑电平电压到低逻辑电平电压的转换可由信号425表示。

为了将输出数据信号从高逻辑电平电压转换到中介逻辑电平电压，将由输出驱动器300接收的Data0、Data1、Data1F、Data2F信号从LO、LO、HI、LO改变为LO、HI、LO、HI。因此，经激活的高逻辑电平驱动器310被取消激活，且经取消激活的中介逻辑电平驱动器330被激活。经取消激活的低逻辑电平驱动器320保持取消激活。由输出驱动器300提供的输出数据信号从高逻辑电平电压到中介逻辑电平电压的转换可由信号430表示。

为了将输出数据信号从低逻辑电平电压转换到中介逻辑电平电压，将由输出驱动器300接收的Data0、Data1、Data1F、Data2F信号从HI、LO、HI、HI改变为LO、HI、LO、HI。因此，经激活的低逻辑电平驱动器320被取消激活，且经取消激活的中介逻辑电平驱动器330被激活。经取消激活的高逻辑电平驱动器310保持取消激活。由输出驱动器300提供的输出数据信号从低逻辑电平电压到中介逻辑电平电压的转换可由信号435表示。

当输出数据信号从低逻辑电平电压或高逻辑电平电压转换到中介逻辑电平电压时(例如，从低逻辑电平转换到中介逻辑电平，或者从高逻辑电平转换到中逻辑电平)，Data1及Data1F信号两者都有效，以激活中介逻辑电平驱动器330的上拉中间驱动器331及下拉中间驱动器332两者。包含上拉中间驱动器331及下拉中间驱动器332两者的中介逻辑电平驱动器330在输出数据信号的操作电压范围内具有相对线性的电压-电流响应。相对线性的响应可改进不同逻辑电平之间的余量，如将参考图5更详细地描述。

另外，与使用上拉及下拉驱动器来提供中介逻辑电平电压的输出驱动器相比，包含用于提供具有中介逻辑电平电压的输出数据信号的中介逻辑电平驱动器的输出驱动器可降低功耗。例如，在数据端子通过耦合到端接电阻而端接并且端接电阻耦合到与中介逻辑电平电压相同的电压的情况下，当提供具有中介逻辑电平电压的输出数据信号时，输出驱动器的电流消耗可降低。与使用上拉及下拉驱动器来提供具有中介逻辑电平电压的输出数据信号相比，输出驱动器的中介逻辑电平驱动器可消耗更少的电流。

参考图3，当LCutF信号有效时，截止电路337及338经激活以分别截止电压VDDQ2使其无法到达中间驱动器333及334，从而有效地停用中介逻辑电平驱动器330。因此，输出驱动器基于输出驱动器数据控制信号Data0及Data2F提供输出数据信号。例如，当Data0信号为LO且Data2F信号为LO时，输出数据信号具有对应于高逻辑电平(高)的高逻辑电平电压。当Data0信号为HI且Data2F信号为HI时，输出数据信号具有对应于低逻辑电平(低)的低逻辑电平电压。可通过使用电压VDDQ1来提供高逻辑电平电压，并且可通过使用电压VSS来提供低逻辑电平电压。在另一实例中，当Data2F信号维持为HI时，有效地停用高逻辑电平驱动器310。因此，输出驱动器基于输出驱动器数据控制信号Data0、Data1及Data1F提供输出数据信号。例如，当Data0信号为LO，Data1信号为HI且Data1F信号为LO时，输出数据信号具有对应于中介逻辑电平(MID)的中介逻辑电平电压。当Data0信号为HI、Data1信号为LO及Data1F信号为HI时，输出数据信号具有对应于低逻辑电平(低)的低逻辑电平电压。可通过使用电压VDDQ2来提供中介逻辑电平电压，并且可通过使用电压VSS来提供低逻辑电平电压。

图4所展示的输出数据信号假设数据端子未端接，即输出驱动器向其提供输出数据信号的数据端子未耦合到端接电阻。在数据端子被端接(例如，耦合到端接电阻)的情况下，输出数据信号在逻辑电平电压之间的转换可不同于图4所展示的转换。例如，当数据端子耦合到端接电阻时，输出数据信号可比图4所展示更快地从一个逻辑电平电压转换到另一逻辑电平电压。虽然当数据端子端接时输出数据信号在逻辑电平电压之间的转换可不同，但如针对之前实例所描述的输出驱动器的操作保持相同。

图5是展示根据本公开的实施例的输出驱动器的实例电压-电流响应的图。展示操作电压(“DQ引脚电平”)范围与所得输出电流(“DQ引脚电流”)。线510表示高逻辑电平驱动器(“高驱动器”)的电压-电流响应，线520表示低逻辑电平驱动器(“低驱动器”)的电压-电流响应，且线530表示中介逻辑电平驱动器(“中间驱动器”)的电压-电流响应。在本公开的一些实施例中，图5的信号图可表示图3的输出驱动器300的电压-电流响应。例如，在此类实施例中，线510表示高逻辑电平驱动器310的电压-电流响应，线520表示低逻辑电平驱动器320的电压-电流响应，且线530表示中介逻辑电平驱动器330的电压-电流响应。

如图5所示，虽然低逻辑电平驱动器320具有对于输出数据信号的较高操作电压逐渐减小的电压-电流响应，并且高逻辑电平驱动器310具有对于输出数据信号的较低操作电压逐渐减小的电压-电流响应，但是中介逻辑电平驱动器330的电压-电流响应530在数据端子处的输出数据信号的操作电压范围内是相对线性的。例如，在本公开的一些实施例中，操作电压范围可在0.0V与1.0V之间。与中介逻辑电平驱动器330的较低线性响应相比，中介逻辑电平驱动器330的线性响应在低逻辑电平与高逻辑电平之间提供更好的余量。

中介逻辑电平驱动器330的相对线性响应可由包含上拉中间驱动器及下拉中间驱动器而引起，例如，如先前参考中介逻辑电平驱动器330所描述。当将输出数据信号从高或低逻辑电平电压转换到中介逻辑电平电压时，上拉及下拉中间驱动器的中间驱动器可为彼此提供额外的电流容量。

例如，参考图3的中介逻辑电平驱动器330，上拉中间驱动器331的中间驱动器333(包含n沟道晶体管)可向下拉中间驱动器的中间驱动器334(包含p沟道晶体管)提供额外的电流驱动，用于将输出数据信号从低逻辑电平的低逻辑电平电压转换到中逻辑电平的中介逻辑电平电压。尽管中间驱动器334的p沟道晶体管对于数据端子处的较低输出数据信号电压可具有相对较低的电流容量，但是中间驱动器333的n沟道晶体管提供额外的电流容量以帮助将输出数据信号电压从低逻辑电平电压驱动(例如，上拉)到中介逻辑电平电压。相反，中间驱动器334可向中间驱动器333提供额外电流驱动器，用于将输出数据信号从高逻辑电平的高逻辑电平电压转换到中逻辑电平的中介逻辑电平电压。尽管中间驱动器333的n沟道晶体管对于数据端子处的较高输出数据信号电压可具有相对较低的电流容量，但是中间驱动器334的p沟道晶体管提供额外的电流容量以帮助将输出数据信号电压从高逻辑电平电压驱动(例如，下拉)到中介逻辑电平电压。

尽管已经公开本公开的各种实施例，但所属领域的技术人员将理解，实施例超出特定公开的实施例延伸到其它替代实施例及/或用途及其明显修改及等效物。另外，所属领域的技术人员将基于本公开来容易地明白本公开的范围内的其它修改。还经考虑可形成实施例的特定特征及方面的各种组合或子组合且其仍落在本公开的范围内。应理解，所揭示实施例的各种特征及方面可彼此组合或替代以形成所揭示实施例的变化模式。因此，希望本公开的至少一些的范围不应受上述特定公开实施例限制。

从前述内容将明白，尽管本文中已出于说明目的描述本公开的特定实施例，但在不脱离本公开的精神及范围的情况下可进行各种修改。因此，本公开的范围不应限于本文中所描述的任何特定实施例。

Claims (31)

1.一种设备，其包括：

高逻辑电平驱动器，其耦合到数据端子且经配置以被提供第一电压，所述高逻辑电平驱动器经配置以在被激活时向所述数据端子提供高逻辑电平电压；

低逻辑电平驱动器，其耦合到所述数据端子且经配置以被提供第二电压，所述低逻辑电平驱动器经配置以在被激活时向所述数据端子提供低逻辑电平电压；及

中介逻辑电平驱动器，其耦合到所述数据端子且经配置以被提供具有介于所述第一电压与所述第二电压之间的量值的第三电压，所述中介逻辑电平驱动器经配置以在被激活时向所述数据端子提供中介逻辑电平电压，

其中所述高逻辑电平驱动器、所述低逻辑电平驱动器及所述中介逻辑电平驱动器中的每一者经配置以基于多个控制信号中的一或多者分别被激活。

2.根据权利要求1所述的设备，其中所述中介逻辑电平驱动器包括：

上拉中间驱动器，其经配置以在被激活时向所述数据端子提供所述中介逻辑电平电压；及

下拉中间驱动器，其经配置以在被激活时向所述数据端子提供所述中介逻辑电平电压，

其中所述上拉中间驱动器及所述下拉中间驱动器进一步经配置以被并发激活。

3.根据权利要求2所述的设备，其中所述上拉中间驱动器包括：

电阻，其耦合到所述数据端子；

第一晶体管，其耦合到所述电阻且具有相对低阈值电压；及

第二晶体管，其耦合到所述第一晶体管且经配置以被提供所述第三电压，所述第二晶体管具有相对高阈值电压。

4.根据权利要求3所述的设备，其中所述下拉中间驱动器包括：

第二电阻，其耦合到所述数据端子；

第三晶体管，其耦合到所述第二电阻且具有相对低阈值电压；及

第四晶体管，其耦合到所述第三晶体管且经配置以被提供所述第三电压，所述第四晶体管具有相对高阈值电压。

5.根据权利要求4所述的设备，其中所述第一晶体管包括第一沟道类型的晶体管，并且其中所述第三晶体管包括第二沟道类型的晶体管，所述第二沟道类型不同于所述第一沟道类型。

6.根据权利要求1所述的设备，其中所述数据端子经配置以耦合到端接电阻，所述端接电阻经配置以被提供所述第一电压、所述第二电压或所述第三电压。

7.根据权利要求1所述的设备，其中：

所述高逻辑电平驱动器包含第一晶体管，所述第一晶体管为第一沟道类型晶体管；

所述低逻辑电平驱动器包含第二晶体管，所述第二晶体管为第二沟道类型晶体管；且

所述中介逻辑电平驱动器包含第三及第四晶体管，所述第三晶体管是第二沟道类型晶体管且所述第四晶体管是第一沟道类型晶体管。

8.一种设备，其包括：

输出驱动器数据控制逻辑，其经配置以被提供多个数据位并基于所述多个数据位提供输出驱动器数据控制信号；及

输出驱动器，其耦合到所述输出驱动器数据控制逻辑且包含第一逻辑电平驱动器、第二逻辑电平驱动器及第三逻辑电平驱动器，所述输出驱动器经配置以接收所述输出驱动器数据控制信号，并且基于所述输出驱动器数据控制信号经配置以：

用经激活的第一逻辑电平驱动器以及经取消激活的第二及第三逻辑电平驱动器提供第一逻辑电平电压，

用经激活的第二逻辑电平驱动器及经取消激活的第一及第三逻辑电平驱动器提供第二逻辑电平电压，及

用经激活的第三逻辑电平驱动器及经取消激活的第一及第二逻辑电平驱动器提供第三逻辑电平电压，

其中所述第三逻辑电平电压具有介于所述第一逻辑电平电压与第二逻辑电平电压之间的量值。

9.根据权利要求8所述的设备，其中：

所述第一逻辑电平驱动器经配置以响应于所述输出驱动器数据控制信号的有效第一控制信号而被激活；

所述第二逻辑电平驱动器经配置以响应于所述输出驱动器数据控制信号的有效第二控制信号而被激活；且

所述第三逻辑电平驱动器经配置以响应于所述输出驱动器数据控制信号的有效第三控制信号及有效第四控制信号而被激活，所述第三控制信号及所述第四控制信号是互补的。

10.根据权利要求9所述的设备，其中所述第三逻辑电平驱动器包括第一电阻及耦合到所述第一电阻的第一中间驱动器，并且进一步包括第二电阻及耦合到所述第二电阻的第二中间驱动器，所述第一中间驱动器经配置以响应于高态有效第三控制信号而被激活，并且所述第二中间驱动器经配置以响应于低态有效第四控制信号而被激活。

11.根据权利要求8所述的设备，其中：

所述第一逻辑电平驱动器经配置以响应于所述输出驱动器数据控制信号的低电平第一控制信号而被激活；

所述第二逻辑电平驱动器经配置以响应于所述输出驱动器数据控制信号的高电平第二控制信号而被激活；及

所述第三逻辑电平驱动器经配置以响应于所述输出驱动器数据控制信号的低电平第三控制信号及高电平第四控制信号而被激活。

12.根据权利要求8所述的设备，其中所述第三逻辑电平驱动器包括上拉中间驱动器及下拉中间驱动器，所述上拉中间驱动器及所述下拉中间驱动器两者经激活以提供所述第三逻辑电平电压。

13.一种输出驱动器，其包括：

第一晶体管，其耦合到数据端子且经配置以被提供第一电平电压；

第二晶体管，其耦合到所述数据端子且经配置以被提供第二电平电压；及

第三及第四晶体管，其经耦合到所述数据端子，且所述第三及第四晶体管经配置以被提供第三电平电压，

其中所述第一电平电压具有大于所述第二电平电压的量值，并且所述第三电平电压具有介于所述第一电平电压与所述第二电平电压之间的量值。

14.根据权利要求13所述的设备，其中所述第一晶体管及所述第四晶体管是第一沟道类型晶体管，且所述第二晶体管及所述第三晶体管是第二沟道类型晶体管，其中所述第一沟道类型晶体管及所述第二沟道类型晶体管是相反的沟道类型。

15.根据权利要求14所述的设备，其中所述第一沟道类型晶体管包括p沟道晶体管，而所述第二沟道类型晶体管包括n沟道晶体管。

16.根据权利要求13所述的设备，其中所述第三晶体管包括低阈值电压晶体管，并且其中所述第四晶体管包括低阈值电压晶体管。

17.根据权利要求13所述的设备，其进一步包括：

第五晶体管，其耦合到所述第三晶体管且经配置以在被激活时向所述第三晶体管提供所述第三电平电压；及

第六晶体管，其耦合到所述第四晶体管且经配置以在被激活时向所述第四晶体管提供所述第三电平电压。

18.根据权利要求17所述的设备，其中所述第一晶体管及所述第六晶体管包含相对厚的栅极氧化物。

19.根据权利要求13所述的设备，其进一步包括：

第一电阻，其耦合在所述第一晶体管与所述数据端子之间；

第二电阻，其耦合在所述第二晶体管与所述数据端子之间；

第三电阻，其耦合在所述第三晶体管与所述数据端子之间；及

第四电阻，其耦合在所述第四晶体管与所述数据端子之间。

20.一种用于提供输出数据信号的方法，其包括：

用经激活的第一逻辑电平驱动器以及经取消激活的第二及第三逻辑电平驱动器提供具有第一逻辑电平电压的所述输出数据信号；

用经激活的第二逻辑电平驱动器及经取消激活的第一及第三逻辑电平驱动器提供具有第二逻辑电平电压的所述输出数据信号；及

用经激活的第三逻辑电平驱动器及经取消激活的第一及第二逻辑电平驱动器提供第三逻辑电平电压，

其中所述第三逻辑电平电压具有介于所述第一逻辑电平电压与第二逻辑电平电压之间的量值。

21.根据权利要求20所述的方法，其中用所述经激活的第三逻辑电平驱动器提供所述第三逻辑电平包括：

激活经配置以被提供电压的第一晶体管；及

激活经配置以被提供所述电压的第二晶体管，

其中所述第一晶体管响应于具有第一电平的第一控制信号而被激活，且所述第二晶体管响应于具有第二电平的第二控制信号而被激活，所述第一电平及所述第二电平是互补的。

22.根据权利要求21所述的方法，其中用所述经激活的第一逻辑电平驱动器提供具有所述第一逻辑电平电压的所述输出数据信号包括响应于具有所述第二电平的第三控制信号激活所述第一逻辑电平驱动器。

23.根据权利要求21所述的方法，其中用所述经激活的第二逻辑电平驱动器提供具有所述第二逻辑电平电压的所述输出数据信号包括响应于具有所述第一电平的第四控制信号激活所述第二逻辑电平驱动器。

24.一种方法，其包括：

在输出驱动器处接收输出驱动器数据控制信号；及

响应于所述输出驱动器数据控制信号，

激活高逻辑电平驱动器以向数据端子提供高逻辑电平电压，

激活低逻辑电平驱动器以向所述数据端子提供低逻辑电平电压，或

激活中介逻辑电平驱动器以向所述数据端子提供中介逻辑电平电压。

25.根据权利要求24所述的方法，其进一步包括取消激活所述高逻辑电平驱动器及所述低逻辑电平驱动器以向所述数据端子提供所述中介逻辑电平电压。

26.根据权利要求24所述的方法，其进一步包括基于多个数据位提供所述输出驱动器数据控制信号。

27.根据权利要求24所述的方法，其中激活所述高逻辑电平驱动器包括激活p沟道晶体管以向耦合到所述数据端子的电阻器提供第一电压。

28.根据权利要求27所述的方法，其中激活所述低逻辑电平驱动器包括激活n沟道晶体管以向耦合到所述数据端子的所述电阻器提供第二电压。

29.根据权利要求24所述的方法，其中激活所述中介逻辑电平驱动器包括：

激活p沟道晶体管以向耦合到所述数据端子的第一电阻器提供电压；及

激活n沟道晶体管以向耦合到所述数据端子的第二电阻器提供所述电压。

30.一种用于在第一、第二及第三逻辑电平电压之间转换数据端子处的输出数据信号的方法，其包括：

为将所述输出数据信号从所述第一逻辑电平电压转换到所述第二逻辑电平电压，取消激活耦合到所述数据端子并被提供第一电平电压的第一晶体管，且激活耦合到所述数据端子并被提供第二电平电压的第二晶体管；

为将所述输出数据信号从所述第二逻辑电平电压转换到所述第一逻辑电平电压，取消激活所述第二晶体管并激活所述第一；

为将所述输出数据信号从所述第一逻辑电平电压转换到所述第三逻辑电平电压，取消激活所述第一晶体管，且激活耦合到所述数据端子并各自被提供第三电平电压的第三及第四晶体管；

为将所述输出数据信号从所述第二逻辑电平电压转换到所述第三逻辑电平电压，取消激活所述第二晶体管，并激活所述第三及第四晶体管；

为将所述输出数据信号从所述第三逻辑电平电压转换到所述第一逻辑电平电压，取消激活所述第三及第四晶体管并激活所述第一晶体管；及

为将所述输出数据信号从所述第三逻辑电平电压转换到所述第二逻辑电平电压，取消激活所述第三及第四晶体管并激活所述第二晶体管。

31.根据权利要求30所述的方法，其中所述第一电平电压具有大于所述第二电平电压的量值，并且所述第三电平电压具有介于所述第一电平电压与所述第二电平电压之间的量值。