CN118249193A - 晶圆级硅基iii-v族异质集成器件及其制备方法 - Google Patents
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Abstract
本发明公开了一种晶圆级硅基III‑V族异质集成器件及其制备方法，属于半导体器件领域，器件包括：键合硅区，以及分别键合在键合硅区上下两侧的器件硅区和有源器件区；器件硅区包括硅硅耦合器和硅基调制器；有源器件区采用III‑V族化合物半导体材料，包括：p型包层、有源层、n型包层、p面电极、n面散热电极和气密保护材料；p型包层、有源层、n型包层和n面散热电极依次设置在键合硅区的一侧；p面电极设置在p型包层上；气密保护材料包裹p型包层、有源层、n型包层、p面电极和n面散热电极。可实现高兼容、高可靠的硅基集成有源器件，可提供片上光源、片上放大及光学非线性变换等功能。
Description
技术领域
本发明属于半导体器件领域，更具体地，涉及一种晶圆级硅基III-V族异质集成器件及其制备方法。
背景技术
当前数据流量爆发式增长以及算力网络架构更新对数据互连的速率和带宽密度需求剧增，铜互连已经逐渐逼近其物理极限。相比之下，光互连能够提供更高的带宽和更低的传输损耗，因此，数据中心互连光模块成为光通信领域的研究热点。硅是集成电路制造中的主流材料，同时也具备优秀的光电性能。硅光技术及硅基光电子集成技术，因其在集成度和大规模生产成本方面的优势已逐步占据光通信市场。基于绝缘衬底上的硅（SOI）平台研发的部分硅光工艺已相对完整和成熟，如各类无源器件、电光调制器、光电探测器和波分复用器等。然而，硅材料是间接带隙材料，本身很难发光，基于SOI平台的激光器、调制器等有源器件开发尚未有成熟的解决方案。由于激光器、调制器等有源器件一般采用直接带隙Ⅲ-Ⅴ族材料，因此人们开始研究如何将III-V族材料平台与SOI平台结合在一起，同时利用Ⅲ-Ⅴ族材料优异的发光性能与硅材料的低成本低损耗高集成度优势。
在硅SOI晶圆集成III-V族有源器件主要有“异质集成”和“混合集成”技术路线。混合集成将已经制作好的III-V族有源芯片焊接到硅波导上，但存在以下难点：焊接时很难保证激光器芯片与硅波导在同一高度，需要亚微米精度级别的机械定位，影响耦合效率；激光器与硅波导接触界面存在反射，若有一定强度的反射光返回激光腔，将可能会存在相干崩溃等影响激光器出光稳定性的现象，需要在界面引入隔离器结构，增大了集成器件体积和器件制作成本。
异质集成技术可以很好解决上述问题，将Ⅲ-Ⅴ族材料晶圆或晶粒直接贴在SOI晶圆上方，垂直方向上不需要高度上的精确对准，在水平方向基于光刻工艺实现高精度对准，构成Si/III-V复合晶圆，在对应位置制作器件，即为Si/III-V复合有源器件。由于III-V族材料与硅波导不在同一水平面，光主要通过倏逝波耦合的方式在两种材料中传输，倏逝波耦合也可具有较高的耦合效率，同时对反射光的容忍度较高。因此，异质集成技术是当前硅SOI晶圆集成III-V族有源器件的主要研究方向。
然而，现有异质集成技术存在以下问题。（1）兼容性差：由于SOI晶圆上制作的常规硅光器件与Si/III-V有源器件共享了同一SOI晶圆的顶层硅，硅层上硅器件金属电极制作与III-V有源器件冲突且造成污染，制作工艺上不兼容；此外，Si/III-V复合有源器件倏逝波耦合的硅层厚度为主流硅光器件硅层厚度的2-4倍，晶圆规格上不兼容。（2）失效风险高：SOI晶圆中二氧化硅包层的高热阻特性限制了发热严重的上层有源III-V族材料的散热，造成Si/III-V异质集成器件失效风险高。
综合而言，现有技术中异质集成技术具有集成度高、低成本优势，商业化前景良好，但其仍存在兼容性差、失效风险高的技术难题。
发明内容
针对现有技术的缺陷和改进需求，本发明提供了一种晶圆级硅基III-V族异质集成器件及其制备方法，其目的在于解决现有异质集成器件存在的兼容性差、失效风险高的问题。
为实现上述目的，按照本发明的一个方面，提供了一种晶圆级硅基III-V族异质集成器件，其特征在于，包括：器件硅区、键合硅区和有源器件区，所述器件硅区和所述有源器件区分别键合在所述键合硅区的上下两侧；所述器件硅区包括硅硅耦合器和硅基调制器；所述有源器件区采用III-V族化合物半导体材料，包括：p型包层、有源层、n型包层、p面电极、n面散热电极和气密保护材料；所述p型包层、所述有源层、所述n型包层和所述n面散热电极依次设置在所述键合硅区的一侧；所述p面电极设置在所述p型包层上；所述气密保护材料包裹所述p型包层、所述有源层、所述n型包层、所述p面电极和所述n面散热电极。
更进一步地，所述晶圆级硅基III-V族异质集成器件中刻蚀有穿过所述器件硅区、所述键合硅区和所述p型包层的金属通孔；所述金属通孔连接所述p面电极，且与所述硅硅耦合器和所述硅基调制器间隔一定距离。
更进一步地，所述键合硅区包括：依次设置的键合硅包层和键合硅顶层，以及在所述键合硅顶层中刻蚀形成的键合硅波导；所述器件硅区与所述键合硅包层之间键合连接；所述p型包层与所述键合硅顶层之间键合连接。
更进一步地，所述键合硅顶层的厚度为400nm-800nm。
更进一步地，所述有源层为量子阱结构，所述p型包层、所述有源层和所述n型包层沿纵向方向形成折射率为低-高-低的波导结构。
更进一步地，所述器件硅区还包括其它结构的硅光器件；所述硅硅耦合器、所述硅基调制器以及其他结构的硅光器件利用同一SOI晶圆顶层硅层制作而成。
更进一步地，所述器件硅区与所述键合硅区之间形成有光场倏逝波耦合结构；所述有源器件区与所述键合硅区之间形成有光场倏逝波耦合结构。
更进一步地，所述晶圆级硅基III-V族异质集成器件还包括：硅衬底，设置在所述n面散热电极和所述气密保护材料上。
按照本发明的另一个方面，提供了一种如上所述的晶圆级硅基III-V族异质集成器件的制备方法，包括：S1，准备器件硅SOI晶圆、键合硅SOI晶圆和有源器件晶圆；其中，器件硅SOI晶圆包括依次设置的器件硅衬底、器件硅包层和器件硅顶层硅；有源器件晶圆包括依次设置的p型包层、有源层和n型包层；键合硅SOI晶圆包括依次设置的键合硅衬底、键合硅包层和键合硅顶层，键合硅顶层中刻蚀有键合硅波导；S2，将有源器件晶圆的p型包层与键合硅SOI晶圆的键合硅顶层键合，形成复合晶圆，去除复合晶圆中的键合硅衬底；S3，将器件硅SOI晶圆的器件硅顶层硅与复合晶圆中的键合硅包层键合，形成异质集成晶圆；S4，在异质集成晶圆的有源器件晶圆一侧，制备所述有源器件区；S5，去除异质集成晶圆中的器件硅衬底和部分厚度的器件硅包层；S6，在异质集成晶圆的器件硅SOI晶圆一侧，采用CMOS 后道工艺，制备所述器件硅区。
更进一步地，所述S6之后还包括：刻蚀穿过所述器件硅区、所述键合硅区和所述p型包层的金属通孔，以连接所述p面电极。
总体而言，通过本发明所构思的以上技术方案，能够取得以下有益效果：
（1）提供了一种晶圆级硅基III-V族异质集成器件，额外设置了键合硅区，并在键合硅区的上下两侧分别键合器件硅区和有源器件区，硅光器件与III-V有源器件分别集成在键合硅区的正、反不同平面，在架构层面解决了III-V有源器件与CMOS金属电极的空间冲突，可以完美兼容标准CMOS后道工艺；
反面的III-V有源器件可以与正面任意厚度的硅器件波导低损耗倏逝耦合，灵活适配主流硅光代工平台任意厚度顶层硅的SOI晶圆，完美解决了现有异质集成器件存在的兼容性较差的问题；
（2）由于本发明实施例中硅光器件与III-V有源器件分别集成在正、反不同平面，III-V有源器件位于单独的一面，对于器件中发热量大的III-V有源区，可以通过导热性优良的大面积金属通道（n面散热电极）以及硅衬底与外部热交换，具备比肩分立III-V有源器件超低热阻特性的潜力，实现高效散热，降低器件失效风险，保障器件长期可靠性。
附图说明
图1为本发明实施例提供的晶圆级硅基III-V族异质集成器件的结构示意图。
图2为本发明实施例提供的操作S2中键合处理后的复合晶圆。
图3为本发明实施例提供的操作S2中去除处理后的复合晶圆。
图4为本发明实施例提供的操作S3中形成的异质集成晶圆。
图5为本发明实施例提供的操作S4之后的器件结构示意图。
图6为本发明实施例提供的操作S5之后的器件结构示意图。
图7为本发明实施例提供的晶圆级硅基III-V族异质集成器件的另一种结构示意图。
在所有附图中，相同的附图标记用来表示相同的元件或者结构，其中：
1为器件硅区，11为器件硅衬底，12为器件硅包层，13为器件硅顶层硅，14为硅硅耦合器，15为硅基调制器，16为金属堆栈电极，17为其它硅光器件，2为键合硅区，21为键合硅衬底，22为键合硅包层，23为键合硅顶层，24为键合硅波导，3为有源器件区，31为p型包层，32为有源层，33为n型包层，34为p面电极，35为n面散热电极，36为气密保护材料，37为光栅层，4为硅衬底。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。此外，下面所描述的本发明各个实施方式中所涉及到的技术特征只要彼此之间未构成冲突就可以相互组合。
在本发明中，本发明及附图中的术语“第一”、“第二”等（如果存在）是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。
实施例一
图1为本发明实施例提供的晶圆级硅基III-V族异质集成器件的结构示意图。本实施例提供了一种晶圆级硅基III-V族异质集成器件。
晶圆级硅基III-V族异质集成器件包括器件硅区1、键合硅区2和有源器件区3。器件硅区1和有源器件区3分别键合在键合硅区2的上下两侧。
器件硅区1包括硅硅耦合器14和硅基调制器15，硅基调制器15的金属堆栈电极16如图1所示。有源器件区3采用III-V族化合物半导体材料，包括：p型包层31、有源层32、n型包层33、p面电极34、n面散热电极35和气密保护材料36。
p型包层31、有源层32、n型包层33和n面散热电极35依次设置在键合硅区2的一侧。p面电极34设置在p型包层31上。气密保护材料36包裹p型包层31、有源层32、n型包层33、p面电极34和n面散热电极35。
优选地，器件硅区1、键合硅区2和有源器件区3由上至下依次分布。晶圆级硅基III-V族异质集成器件中刻蚀有穿过器件硅区1、键合硅区2和p型包层31的金属通孔（如图1所示通孔1和通孔2）。金属通孔连接p面电极34，且与硅硅耦合器14和硅基调制器15间隔一定距离。
键合硅区2包括：依次设置的键合硅包层22和键合硅顶层23，以及在键合硅顶层23中刻蚀形成的键合硅波导24。器件硅区1与键合硅包层22之间键合连接；p型包层31与键合硅顶层23之间键合连接。优选地，键合硅顶层23的厚度为400nm-800nm，典型厚度为500nm，实现与有源器件的大传输效率。
优选地，有源层32为量子阱结构，用于载流子复合产生增益发光。p型包层31、有源层32和n型包层33沿纵向方向形成折射率为低-高-低的波导结构。p面电极34与n面散热电极35用于实现有源载流子注入。
器件硅区1还可以包括其它结构的硅光器件，如图1所示的其它硅光器件17。其它硅光器件17可以为硅波导、耦合器、偏振转换器、探测器等中的一个或多个。硅硅耦合器14、硅基调制器15以及其他结构的硅光器件利用同一SOI晶圆顶层硅层制作而成，SOI晶圆顶层硅层厚度任意，兼容所有代工平台加工规格。
器件硅区1与键合硅区2之间形成有光场倏逝波耦合结构；有源器件区3与键合硅区2之间形成有光场倏逝波耦合结构，实现光场由有源器件区3到键合硅区2再到器件硅区1的低损耗过渡。
晶圆级硅基III-V族异质集成器件还包括：硅衬底4，设置在n面散热电极35和气密保护材料36上。有源器件区3大体积下包层为发热较小的n型包层33，通过大面积n面散热电极35和硅衬底4与外部热交换，增加散热效率，减小失效风险。
参阅图7，示出了另一种结构的晶圆级硅基III-V族异质集成器件，相较于图1所示的晶圆级硅基III-V族异质集成器件，其在有源层32和n型包层33之间增加了光栅层37，实现对光场的调控，确保光源单模运行。
本实施例提供的晶圆级硅基III-V族异质集成器件，通过将有源器件区3与器件硅区1分别集成在键合硅区2的正反两面，避免III-V有源器件与CMOS金属电极栈的空间冲突，提高CMOS工艺方面的兼容性；键合硅区2过渡确保III-V有源器件兼容主流硅光代工平台“任意”厚度顶层硅的SOI 晶圆；在有源器件区3增加散热通道实现高效散热，降低器件失效风险；可以实现高兼容、高可靠、高性能的硅基异质集成有源器件，可提供片上光源、片上放大及光学非线性变换等功能。
实施例二
本实施例提供了一种晶圆级硅基III-V族异质集成器件的制备方法，用于制备实施例一中的晶圆级硅基III-V族异质集成器件。结合图1-图6，对本实施例中晶圆级硅基III-V族异质集成器件的制备方法进行详细说明，制备方法包括操作S1-操作S6。
操作S1，准备器件硅SOI晶圆、键合硅SOI晶圆和有源器件晶圆。
器件硅SOI晶圆包括依次设置的器件硅衬底11、器件硅包层12和器件硅顶层硅13。有源器件晶圆包括依次设置的p型包层31、有源层32和n型包层33。键合硅SOI晶圆包括依次设置的键合硅衬底21、键合硅包层22和键合硅顶层23，键合硅顶层23中刻蚀有键合硅波导24。
操作S2，将有源器件晶圆的p型包层31与键合硅SOI晶圆的键合硅顶层23键合，形成复合晶圆，如图2所示；进一步地，去除复合晶圆中的键合硅衬底21，去除处理后的复合晶圆如图3所示。
操作S3，将器件硅SOI晶圆的器件硅顶层硅13与复合晶圆中的键合硅包层22键合，形成异质集成晶圆，如图4所示。
操作S4，在异质集成晶圆的有源器件晶圆一侧，制备有源器件区3，如图5所示。具体地，对p型包层31、有源层32和n型包层33进行刻蚀，在p型包层31上制备p面电极34，在n型包层33上制备n面散热电极35，随后沉积气密保护材料36。还可进一步在有源器件区3上键合/沉积硅衬底4。
操作S5，去除异质集成晶圆中的器件硅衬底11和部分厚度的器件硅包层12，形成的器件结构如图6所示。
操作S6，在异质集成晶圆的器件硅SOI晶圆一侧，采用CMOS 后道工艺，制备器件硅区1。进一步地，操作S6之后还包括刻蚀穿过器件硅区1、键合硅区2和p型包层31的金属通孔，以连接p面电极34，形成的器件结构如图1所示。
本领域的技术人员容易理解，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种晶圆级硅基III-V族异质集成器件，其特征在于，包括：器件硅区（1）、键合硅区（2）和有源器件区（3），所述器件硅区（1）和所述有源器件区（3）分别键合在所述键合硅区（2）的上下两侧；
所述器件硅区（1）包括硅硅耦合器（14）和硅基调制器（15）；
所述有源器件区（3）采用III-V族化合物半导体材料，包括：p型包层（31）、有源层（32）、n型包层（33）、p面电极（34）、n面散热电极（35）和气密保护材料（36）；
所述p型包层（31）、所述有源层（32）、所述n型包层（33）和所述n面散热电极（35）依次设置在所述键合硅区（2）的一侧；所述p面电极（34）设置在所述p型包层（31）上；所述气密保护材料（36）包裹所述p型包层（31）、所述有源层（32）、所述n型包层（33）、所述p面电极（34）和所述n面散热电极（35）。
2.如权利要求1所述的晶圆级硅基III-V族异质集成器件，其特征在于，所述晶圆级硅基III-V族异质集成器件中刻蚀有穿过所述器件硅区（1）、所述键合硅区（2）和所述p型包层（31）的金属通孔；
所述金属通孔连接所述p面电极（34），且与所述硅硅耦合器（14）和所述硅基调制器（15）间隔一定距离。
3.如权利要求1所述的晶圆级硅基III-V族异质集成器件，其特征在于，所述键合硅区（2）包括：依次设置的键合硅包层（22）和键合硅顶层（23），以及在所述键合硅顶层（23）中刻蚀形成的键合硅波导（24）；
所述器件硅区（1）与所述键合硅包层（22）之间键合连接；所述p型包层（31）与所述键合硅顶层（23）之间键合连接。
4.如权利要求3所述的晶圆级硅基III-V族异质集成器件，其特征在于，所述键合硅顶层（23）的厚度为400nm-800nm。
5.如权利要求1所述的晶圆级硅基III-V族异质集成器件，其特征在于，所述有源层（32）为量子阱结构，所述p型包层（31）、所述有源层（32）和所述n型包层（33）沿纵向方向形成折射率为低-高-低的波导结构。
6.如权利要求1所述的晶圆级硅基III-V族异质集成器件，其特征在于，所述器件硅区（1）还包括其它结构的硅光器件；
所述硅硅耦合器（14）、所述硅基调制器（15）以及其他结构的硅光器件利用同一SOI晶圆顶层硅层制作而成。
7.如权利要求1所述的晶圆级硅基III-V族异质集成器件，其特征在于，所述器件硅区（1）与所述键合硅区（2）之间形成有光场倏逝波耦合结构；所述有源器件区（3）与所述键合硅区（2）之间形成有光场倏逝波耦合结构。
8.如权利要求1-7任一项所述的晶圆级硅基III-V族异质集成器件，其特征在于，所述晶圆级硅基III-V族异质集成器件还包括：硅衬底（4），设置在所述n面散热电极（35）和所述气密保护材料（36）上。
9.如权利要求1-8任一项所述的晶圆级硅基III-V族异质集成器件的制备方法，其特征在于，包括：
S1，准备器件硅SOI晶圆、键合硅SOI晶圆和有源器件晶圆；
其中，器件硅SOI晶圆包括依次设置的器件硅衬底、器件硅包层和器件硅顶层硅；有源器件晶圆包括依次设置的p型包层、有源层和n型包层；键合硅SOI晶圆包括依次设置的键合硅衬底、键合硅包层和键合硅顶层，键合硅顶层中刻蚀有键合硅波导；
S2，将有源器件晶圆的p型包层与键合硅SOI晶圆的键合硅顶层键合，形成复合晶圆，去除复合晶圆中的键合硅衬底；
S3，将器件硅SOI晶圆的器件硅顶层硅与复合晶圆中的键合硅包层键合，形成异质集成晶圆；
S4，在异质集成晶圆的有源器件晶圆一侧，制备有源器件区；
S5，去除异质集成晶圆中的器件硅衬底和部分厚度的器件硅包层；
S6，在异质集成晶圆的器件硅SOI晶圆一侧，采用CMOS 后道工艺，制备器件硅区。
10.如权利要求9所述的制备方法，其特征在于，S6之后还包括：刻蚀穿过器件硅区、键合硅区和p型包层的金属通孔，以连接p面电极。
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