CN118227542A - 一种基于AXI总线的Interlaken接口转换方法及桥接系统 - Google Patents

Abstract

本发明适用于片上总线数据交换网络技术领域，提供一种基于AXI总线的Interlaken接口转换方法，包括发送方向和接收方向的数据转换方法，同时也设计了一种桥接系统，可应用到设计AXI总线到Interlaken接口的连接模块、片上网络和总线系统等高速带宽传输装置中。本发明利用Interlaken接口传输带宽高、端口数目灵活性和易用性的特点，使用Interlaken总线作为NoC主路由的传输总线，通过数据流传输的方式实现AXI总线与Interlaken接口之间帧数据的低延时转换，解决现有AI芯片的NoC主路由传输带宽不足问题。

Description

一种基于AXI总线的Interlaken接口转换方法及桥接系统

技术领域

本发明属于片上总线数据交换网络技术领域，尤其涉及一种基于AXI总线的Interlaken接口转换方法及桥接系统。

背景技术

随着计算机的性能不断提高，各种AI应用场景不断丰富，对AI芯片的性能要求也越来越高，同时，芯片总线的数据传输性能需求也随之增加，NoC（Network on Chip，片上网络）的出现，能够实现芯片系统内部组件之间的数据通信以及访问片内存储设备和片外存储设备的需求，当芯片内多个组件同时向片上网络发送大量请求数据时，容易造成NoC主路由出现总线数据传输压力过大，从而发生拥塞的现象，最终导致总线传输延时变大，从而严重影响AI芯片的实时性能。

现有的NoC主路由主要采用的是AXI（Advanced Extensible Interface）总线，通过增加AXI总线的数据位宽和时钟频率来增加NoC主路由的传输带宽，可有效拓宽NoC主路由的传输带宽。

虽然此方式可简化NoC逻辑复杂度，同时可以有效拓宽NoC主路由的传输带宽，但是当NoC主路由带宽需求增加到几百Gbps，甚至更高的Tbps时，NoC主路由采用AXI总线实现的后端设计要求越来越高，芯片总线系统出现故障的概率也大大增加。

而Interlaken协议（高速串行接口协议）因其传输带宽高、端口数目灵活性和易用性的特点被应用到高速数据传输总线。将Interlaken协议集成到AI芯片的NoC上，能够完美解决NoC主路由出现总线数据传输压力过大问题，实现AXI总线的数据帧到Interlaken接口上数据帧的相互转换。

发明内容

鉴于上述问题，本发明的目的在于提供一种基于AXI总线的Interlaken接口转换方法及桥接系统，旨在解决现有NoC主路由传输带宽不足的技术问题。

本发明采用如下技术方案：

一方面，所述基于AXI总线的Interlaken接口转换方法，包括发送方向的由AXI总线到interlaken接口的数据转换方法，过程如下：

步骤S11、将两组来自于AXI总线接口的各通道数据进行数据封装和压缩；

步骤S12、对数据流的输入输出进行流速控制以及FIFO缓存处理；

步骤S13、从FIFO缓存中读取数据流，转换成Interlaken接口的数据帧格式并进行数据发送。

另一方面，所述基于AXI总线的Interlaken接口转换方法，包括接收方向的由interlaken接口到AXI总线的数据转换方法，过程如下：

步骤S21、接收来自于Interlaken接口的Interlaken数据帧；

步骤S22、将Interlaken数据帧压缩成目标格式的数据帧并进行流速控制和FIFO缓存处理；

步骤S23、从FIFO缓存中读取数据帧，将数据帧解析成有效AXI请求数据，并按通道提取发送至两组AXI总线接口对应的通道上。

第三方面，用于AXI总线与Interlaken接口之间的桥接系统，该桥接系统应用于所述基于AXI总线的Interlaken接口转换方法，所述桥接系统包括AXI总线接口、发送线路、接收线路以及Interlaken模块，Interlaken模块包括发送模块和接收模块，其中所述AXI总线接口有两组，每组均包括主接口和从接口，两组AXI总线接口均连接至所述发送线路和接收线路，发送线路的输出端连接至所述发送模块，接收模块连接至所述接收线路；

其中发送线路包括顺次连接的数据封装和压缩模块、数据流调度模块、FIFO缓存A、数据流转换Interlaken接口帧模块，所述接收线路包括顺次连接的数据压缩和数据流调度模块、FIFO缓存B、Interlaken数据帧解析模块、AXI数据提取模块；这里数据封装和压缩模块以及AXI数据提取模块均有两路，每路分别连接至对应组的AXI总线接口；

其中所述数据封装和压缩模块用于对AXI总线接口的各通道数据进行数据封装和压缩；

所述数据流调度模块用于控制数据流速；

所述FIFO缓存A用于缓存压缩后的数据流；

所述数据流转换Interlaken接口帧模块用于将数据流转换成Interlaken接口格式的数据帧；

所述数据压缩和数据流调度模块用于将接收到的Interlaken数据帧压缩成目标格式的数据帧并进行流速控制；

所述FIFO缓存B用于缓存压缩后的数据帧；

所述Interlaken数据帧解析模块用于将数据帧解析成有效AXI请求数据；

所述AXI数据提取模块用于从AXI请求数据中按通道提取数据发送至两组AXI总线接口对应的通道上。

本发明的有益效果是：本发明设计一套AXI总线到Interlaken接口的数据转换方法和桥接系统，实现AXI总线到Interlaken接口之间的相互帧数据转换；通过将AXI总线接口并行数据合并成包数据格式在数据流中传输，使其能够采用数据调度和FIFO缓存机制，实现AXI总线接口的主接口和从接口可以同时进行读写操作，减小桥接系统逻辑复杂度，有效降低数据转换延迟。本发明根据Interlaken接口传输带宽高、端口数目灵活性和易用性的特点，使用Interlaken总线作为NoC主路由的传输总线，解决现有AI芯片的NoC主路由传输带宽不足问题。

附图说明

图1是本发明实施例提供的用于AXI总线与Interlaken接口之间的桥接系统的原理框图；

图2是将通道数据封装成有效信号和串行数据信号以及截断成12组的示意图；

图3是将2组135bit数据转换成Interlaken接口的数据帧的示意图；

图4是将2组Interlaken数据帧每组压缩成132bit数据流的示意图；

图5是AXI数据提取模块按通道提取数据的示意图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

为了说明本发明所述的技术方案，下面通过具体实施例来进行说明。

本发明提供了一种基于AXI总线的Interlaken接口转换方法，该方法可实现AXI总线与Interlaken接口之间的数据转换，本发明方法可以通过一个桥接系统实现，在实际应用时，桥接系统可应用到设计AXI总线到Interlaken接口的连接模块、片上网络和总线系统等高速带宽传输装置中。

如图1所示的桥接系统，一端为AXI总线接口，另一端为Interlaken模块，中间为并行的发送线路和接收线路。Interlaken模块具有Interlaken发送模块和Interlaken接收模块，即作为Interlaken发送接口和接收接口。AXI总线接口有两组，每组均包括主接口AXImasterI/F和从接口AXIslaveI/F，两组AXI总线接口均连接至所述发送线路和接收线路。发送线路的输出端连接至所述发送模块，接收模块连接至所述接收线路。

其中发送线路包括顺次连接的数据封装和压缩模块、数据流调度模块、FIFO缓存A、数据流转换Interlaken接口帧模块，所述接收线路包括顺次连接的数据压缩和数据流调度模块、FIFO缓存B、Interlaken数据帧解析模块、AXI数据提取模块。为了加快处理速度，数据封装和压缩模块以及AXI数据提取模块均有两路，每路分别连接至对应组的AXI总线接口。

本实施例中，图示中，AXI总线接口有两组，Interlaken发送模块和Interlaken接收模块均有两个Interlaken接口，数据封装和压缩模块以及AXI数据提取模块均有两路，两路分别用0、1以区分。此桥接系统作为一个执行单元。如果要实现4组AXI总线接口与4个Interlaken接口间的数据转换，只需将两个执行单元集成在一起即可。因此本实施例可实现偶数组的两种接口间的转换。

另外，从功能实现来看，所述数据封装和压缩模块用于对AXI总线接口的各通道数据进行数据封装和压缩；所述数据流调度模块用于控制数据流速；所述FIFO缓存A用于缓存压缩后的数据流；所述数据流转换Interlaken接口帧模块用于将数据流转换成Interlaken接口格式的数据帧。所述数据压缩和数据流调度模块用于将接收到的Interlaken数据帧压缩成目标格式的数据帧并进行流速控制；所述FIFO缓存B用于缓存压缩后的数据帧；所述Interlaken数据帧解析模块用于将数据帧解析成有效AXI请求数据；所述AXI数据提取模块用于从AXI请求数据中按通道提取数据发送至两组AXI总线接口对应的通道上。

AXI总线与桥接系统的两组AXI总线接口连接，每组均分为主接口AXImasterI/F和从接口AXIslaveI/F。每个接口均有5个通道channel，分别为写地址writeaddress、写数据writedata、写响应writeresponse、读地址readaddress和读数据readdata，为了方便描述，主接口上5个通道的数据分别记为aw_m、w_m、b_m、ar_m、r_m，从接口上5个通道的数据分别记为aw_s、w_s、b_s、ar_s、r_s。5个通道均连接到对应的主接口AXImasterI/F和从接口AXIslaveI/F。

基于上述桥接系统，本发明实施例提供的基于AXI总线的Interlaken接口转换方法分别从发送方向和接收方向进行过程实现描述。

从发送方向，由AXI总线到interlaken接口的数据转换方法的过程如下：

步骤S11、将两组来自于AXI总线接口的各通道数据进行数据封装和压缩。

本步骤的数据封装和压缩通过数据封装和压缩模块实现。每组的主接口和从接口上的aw_s、w_s、r_m、ar_s、b_m通道数据合并为一组，两组通道数据一一对应输入至两路数据封装和压缩模块并行处理。

各通道数据并行封装成有效信号和串行数据信号，然后对两组AXI总线接口各通道封装后的数据合并进一步压缩到12bit的有效信号和1524bit的串行数据信号中，整合成1536bit的有效数据信号。然后分成12组128bit有效数据，每组有效数据增加数据有效信号1bit、位宽有效信号4bit、数据开始有效信号1bit、数据结束有效信号1bit，进而截断成12组135bit数据。

如图2所示每组5个通道中（aw_s channel、w_s channel、r_m channel、ar_schannel、b_m channel），将aw_s通道的82bit数据封装成串行数据信号data_aw_oh，同理w_s通道261bit数据封装成串行数据信号data_w_oh，r_m通道275bit数据封装成串行数据信号data_r_oh，ar_s通道83bit数据封装成串行数据信号data_ar_oh，b_m通道18bit数据封装成串行数据信号data_b_oh。因此一组封装后有719bit串行数据信号，为了便于后续接口转换，这里还需要填充43bit，这样一组即有762bit，两组合并就有1524bit的串行数据信号。同时，每个通道都设置1bit有效信号，图示分别为valid_aw、valid_w、valid_r、valid_ar、valid_b，同样再填充1bit，因此一组即有6bit有效信号，两组合并即有12bit有效信号。这样即实现了压缩到12bit的有效信号和1524bit的串行数据信号。，由于本实施例采用的是两路256bit的AXI总线转换成两路128bit的Interlaken接口信号，因此，需将压缩后的12bit的有效信号和1524bit的串行数据信号整合到1536bit的有效数据信号中，即整合成1536bit的有效数据信号payload_data。

然后将1536bit的payload_data，截断分成12组128bit有效数据payload_data[i]，同时每组128bit有效数据增加有效信号1bit（valid[i] 1bit）、位宽有效信号4bit（size[i] 4bit）、数据开始有效信号1bit（sob[i] 1bit）和数据结束有效信号1bit（eob[i]1bit），进而可截断成12×135bit的数据，作为Interlaken接口的数据信号。

上述封装中，各通道的封装内容含义如下：

awcache_s：指示写缓存类型

awprot_s：指示写保护类型

awqos_s：指示写服务质量

awlock_s：总线锁类型信号

awuser_s：指示写用户定义信号

awid_s：写地址ID

awaddr_s：写地址

awlen_s：写突发长度

awsize_s：写突发数据包大小

awburst_s：写突发类型

cw_mask ：写数据片选信号

cw_last ：最后一笔写数据指示信号

wdata_s：写数据信号

rresp_m：读响应信号

rlast_m：最后一笔读数据指示信号

rdata_m ：读数据信号

rid_m ：读数据ID

arcache_s ：指示读缓存类型

arprot_s ：指示读保护类型

arqos_s ：指示读服务质量

arlock_s ：总线锁类型信号

aruser_s ：指示读用户定义信号

arid_s ：读地址ID

araddr_s ：读地址

arlen_s：读突发长度

arsize_s： 读突发数据包大小

arburst_s ：突发类型

bid_m ：写响应ID

bresp_m ：写响应信号。

步骤S12、对数据流的输入输出进行流速控制以及FIFO缓存处理。

数据流调度模块对压缩后的12组135bit数据进行输入输出的流速控制处理，F根据数据有效信号valid[i]的有效个数缓存到FIFO缓存A中，当FIFO缓存A未满，即未超过满水线，且存储有足够有效数据，则可进行后续数据传输，即开始进行12组135bit数据输出。

作为一种具体实施方式，FIFO缓存A为两级缓存，其中第一级缓存大小为23×135bit，每次发送过来的12×135bit数据可能只是几组有效，通过处理多笔12×135bit数据，使第一级缓存中有大于12×132bit数据，然后输出到第二级缓存，第二级缓存为FIFO模式，输入为12×135bit数据，输出为12×135bit数据。通过此设置，可以存储多笔12×132bit的数据，防止Interlaken接口处理不过来，造成数据堵塞和丢包问题。

步骤S13、从FIFO缓存中读取数据流，转换成Interlaken接口的数据帧格式并进行数据发送。

等待数据流转换Interlaken接口帧模块的数据读出请求，接收到该请求后，即可从FIFO缓存A中读取数据。每次读取2组135bit的数据，按照Interlaken接口发射信号要求调整成Interlaken接口的数据帧格式发送出去。

如图3所示，以序号0、1组为例，将2组135bit数据的payload_data、size、eob、sob和valid信号按照Interlaken接口发射信号要求，调整成为有效载荷信号（tx_data）、有效信号（tx_valid）、数据开始有效信号（tx_sob）、包开始有效信号（tx_sop）、数据结束有效信号（tx_eob）、包结束有效信号（tx_eop）、位宽有效信号（tx_sz）、链路状态信号（tx_chan）和包结束错误信号（tx_eop_err），并在时钟信号控制下发送到Interlaken发射模块的接口上发送出去，完成AXI总线到Interlaken接口发送方向的数据转换。

从收方向，由interlaken接口到AXI总线的数据转换方法过程如下：

步骤S21、接收来自于Interlaken接口的Interlaken数据帧。

步骤S22、将Interlaken数据帧压缩成目标格式的数据帧并进行流速控制和FIFO缓存处理。

如图4所示，数据压缩和数据流调度模块接收来自Interlaken 接收模块发送过来的Interlaken数据帧（其格式包括valid，sob，eob，sop，eop，eop_err，size，data,，chan）。根据AXI总线解析帧数据需要，将2组Interlaken数据帧中的有效载荷信号（rx_data）、有效信号（rx_valid）、数据开始有效信号（rx_sob）、数据结束有效信号（rx_eob）和接收错误标志信号（rx_err）压缩成132bit的数据流。其中效载荷信号（rx_data）为128bit，其他均为1bit，因此总共是132bit。

将2组132bit的数据缓存到FIFO缓存B中（大小为23×132bit），当FIFO缓B存未超过满水线，且缓存中存储足够有效数据，开始进行12组132bit数据帧的数据传输。

步骤S23、从FIFO缓存中读取数据帧，将数据帧解析成有效AXI请求数据，并按通道提取发送至两组AXI总线接口对应的通道上。

12组132bit数据被缓存到FIFO缓存B中，等待Interlaken数据帧解析模块的数据读出请求。Interlaken数据帧解析模块从FIFO缓存B中读取12组132bit数据帧，在接收有效信号rx_valid、数据开始有效信号rx_sob、数据结束有效信号rx_eob控制下，将有效载荷信号rx_data数据解析成AXI请求数据。具体的，每组132bit数据帧中有效载荷信号为128bit，12组就是1536bit，从中取出12bit作为5个通道的有效信号（一般每个通道分1bit，另外其中读数据通道r_channnel分成两个通道，用2bit指示这两个通道的有效信号），这样就形成了1524bit的有效载荷信号和12bit的有效信号。另外，由于AXI总线数据存在被Interlaken总线截断传输的可能性，因此，增加一个24×128bit的缓存空间来存储rx_data，保证解析出每笔AXI请求数据完整。

同理，FIFO缓存B也是为两级缓存，其中第一级缓存大小为23×132bit，通过处理多笔12×132bit数据，使第一级缓存中有大于12×132bit数据，然后输出到第二级缓存，第二级缓存为FIFO模式，输入为12×132bit数据，输出为12×132bit数据。通过此设置，可以存储多笔12×132bit的数据，防止造成数据堵塞和丢包问题。

最后，如图5所示，AXI数据提取模块将解析出的数据（12bit位宽的有效信号和1524bit的串行数据信号）按照aw_m、w_m、ar_m、r_s、b_s的顺序依次解析到对应的AXI总线接口的通道上，并在时钟控制下发送到AXI总线，完成Interlaken接口到AXI总线接收方向的数据转换。

综上，本发明设计一套AXI总线到Interlaken接口的桥接系统以及转换方法，可以将Interlaken总线接入到AI芯片AXI总线系统中；利用Interlaken接口传输带宽高、端口数目灵活性和易用性的特点，使用Interlaken总线作为NoC主路由的传输总线，通过数据流传输的方式实现AXI总线与Interlaken接口之间帧数据的低延时转换，解决现有AI芯片的NoC主路由传输带宽不足问题。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (9)

1.一种基于AXI总线的Interlaken接口转换方法，其特征在于，所述转换方法包括发送方向的由AXI总线到interlaken接口的数据转换方法，所述数据转换方法的过程如下：

步骤S11、将两组来自于AXI总线接口的各通道数据进行数据封装和压缩；

步骤S12、对数据流的输入输出进行流速控制以及FIFO缓存处理；

步骤S13、从缓存中读取数据流，转换成Interlaken接口的数据帧格式并进行数据发送。

2.如权利要求1所述基于AXI总线的Interlaken接口转换方法，其特征在于，AXI总线接口有两组，每组均分为主接口AXImasterI/F和从接口AXIslaveI/F，每个接口均有5个通道，分别为写地址writeaddress、写数据writedata、写响应writeresponse、读地址readaddress和读数据readdata，主接口上5个通道的数据分别记为aw_m、w_m、b_m、ar_m、r_m，从接口上5个通道的数据分别记为aw_s、w_s、b_s、ar_s、r_s；

步骤S11中，将每组主接口和从接口上的aw_s、w_s、r_m、ar_s、b_m通道数据合并为一组，各通道数据并行封装成有效信号和串行数据信号，然后对两组AXI总线接口各通道封装后的数据合并进一步压缩到12bit的有效信号和1524bit的串行数据信号中，整合成1536bit的有效数据信号，然后分成12组128bit有效数据，每组有效数据增加数据有效信号1bit、位宽有效信号4bit、数据开始有效信号1bit、数据结束有效信号1bit，进而截断成12组135bit数据。

3.如权利要求2所述基于AXI总线的Interlaken接口转换方法，其特征在于，步骤S12中，对压缩后的12组135bit数据进行输入输出的流速控制，根据数据有效信号的有效个数缓存到FIFO缓存中，当FIFO缓存未满且存储有足够有效数据，则可进行后续数据传输。

4.如权利要求3所述基于AXI总线的Interlaken接口转换方法，其特征在于，步骤S13中，从FIFO缓存中每次读取2组135bit的数据，按照Interlaken接口发射信号要求调整成Interlaken接口的数据帧格式发送出去。

5.一种基于AXI总线的Interlaken接口转换方法，其特征在于，所述转换方法包括接收方向的由interlaken接口到AXI总线的数据转换方法，所述数据转换方法的过程如下：

步骤S21、接收来自于Interlaken接口的Interlaken数据帧；

步骤S22、将Interlaken数据帧压缩成目标格式的数据帧并进行流速控制和FIFO缓存处理；

步骤S23、从缓存中读取数据帧，将数据帧解析成有效AXI请求数据，并按通道提取发送至两组AXI总线接口对应的通道上。

6.如权利要求5所述基于AXI总线的Interlaken接口转换方法，其特征在于，AXI总线接口有两组，每组均为主接口AXImasterI/F和从接口AXIslaveI/F，每个接口均有5个通道，分别为写地址writeaddress、写数据writedata、写响应writeresponse、读地址readaddress和读数据readdata，主接口上5个通道的数据分别记为aw_m、w_m、b_m、ar_m、r_m，从接口上5个通道的数据分别记为aw_s、w_s、b_s、ar_s、r_s；

步骤S22中，接收两组Interlaken数据帧，按格式要求压缩成两组132bit的数据帧，然后将两组132bit的数据帧缓存到FIFO缓存中，当FIFO缓存未满且存储有足够有效数据，则可进行后续12组132bit数据帧的数据传输。

7.如权利要求6所述基于AXI总线的Interlaken接口转换方法，其特征在于，步骤S23中，从FIFO缓存中读取12组132bit数据帧，在接收有效信号、数据开始有效信号、数据结束有效信号控制下，解析成AXI请求数据，然后解析到两组AXI总线接口中的aw_m、w_m、ar_m、r_s、b_s通道上，并在时钟控制下发送到AXI总线。

8.如权利要求7所述基于AXI总线的Interlaken接口转换方法，其特征在于，步骤S23中，另行设置缓存空间用于缓存效载荷信号。

9.一种用于AXI总线与Interlaken接口之间的桥接系统，其特征在于，所述桥接系统应用于权利要求1-8任一项所述基于AXI总线的Interlaken接口转换方法，所述桥接系统包括AXI总线接口、发送线路、接收线路以及Interlaken模块，Interlaken模块包括发送模块和接收模块，其中所述AXI总线接口有两组，每组均包括主接口和从接口，两组AXI总线接口均连接至所述发送线路和接收线路，发送线路的输出端连接至所述发送模块，接收模块连接至所述接收线路；

其中发送线路包括顺次连接的数据封装和压缩模块、数据流调度模块、FIFO缓存A、数据流转换Interlaken接口帧模块，所述接收线路包括顺次连接的数据压缩和数据流调度模块、FIFO缓存B、Interlaken数据帧解析模块、AXI数据提取模块；这里数据封装和压缩模块以及AXI数据提取模块均有两路，每路分别连接至对应组的AXI总线接口；

其中所述数据封装和压缩模块用于对AXI总线接口的各通道数据进行数据封装和压缩；

所述数据流调度模块用于控制数据流速；

所述FIFO缓存A用于缓存压缩后的数据流；

所述数据流转换Interlaken接口帧模块用于将数据流转换成Interlaken接口格式的数据帧；

所述数据压缩和数据流调度模块用于将接收到的Interlaken数据帧压缩成目标格式的数据帧并进行流速控制；

所述FIFO缓存B用于缓存压缩后的数据帧；

所述Interlaken数据帧解析模块用于将数据帧解析成有效AXI请求数据；

所述AXI数据提取模块用于从AXI请求数据中按通道提取数据发送至两组AXI总线接口对应的通道上。